JPS6145897B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は検査容易な論理集積回路、特にフリツ
プフロツプ群を備えたプログラム可能な論理アレ
イを検査容易にならしめる論理集積回路に関する
ものである。

プログラム可能な論理アレイ（以下PLAと記
す）は、規則的構造を持つた汎用の論理集積回路
素子として幅広い用途と設計の手軽さの故に急速
な普及をしつつあるが、それだけ故障検査の面も
簡便であることが要求されており、特に利用者が
任意にプログラムした論理アレイ部分の故障検査
は手軽な手間と安価な費用で実施できることが必
要でさらに重要である。

PLAにはフリツプフロツプを内蔵して順序回
路を実現できるさらに複雑な構造のものがある。
しかるにこのような高集積化されたPLAにおい
ては、入出力端子数の制限および内部構造を直接
参照できない等の制約があり、複雑な順序回路機
能を検査するには膨大な手間と時間がかかるため
現実にはPLAの故障検査は非常に困難となつて
いる。

このため、高度に集積化されたPLAでは故障
検査が容易となるように予じめ回路の構成に工夫
をしておくことがある。従来から知られている
PLAの検査容易な回路の構成法には、内蔵され
た複数のフリツプフロツプが検査時にはシフトレ
ジスタとして動作するような構成に切控えられ
て、これらフリツプフロツプに直接検査情報を入
出力することを可能にした、いわゆるスキヤンパ
ス方式がある。このスキヤンパス方式は、順序回
路を組合せ回路とみなすことにより検査が容易に
実施できる。という大きな利点があり、また少な
い入出力端子の付加で実現されたことに特徴があ
る。しかし、このスキヤンパス方式には、各検査
入力の印加毎にシフトイン、シフトアウトによる
検査情報の書込み読出しが行なわれて、検査に無
駄な時間を費し従つて検査の高速性を阻害すると
いう重大な欠点がある。

また、フリツプフロツプの構成を切り換えるた
めの構造が複雑になるという欠点もある。

本発明の目的は、このような欠点に鑑み、簡単
な回路構成により検査が容易になり、且つ高速に
行なえる検査容易な論理集積回路を提供すること
である。

本発明によれば、プログラム可能な論理積アレ
イと、プログラム可能な論理和アレイと、フリツ
プフロツプ群とから成り、前記論理和アレイの出
力信号の一部として帰還させるように構成された
論理集積回路において、前記論理積アレイの入力
信号線のうち外部からの入力信号を伝える信号線
の一部または全てから前記フリツプフロツプ群の
入力信号線へそれぞれ対応させて信号を伝えるこ
とを制御する第１のスイツチ群と、前記フリツプ
フロツプ群の出力信号線から前記論理和アレイの
出力信号線のうち外部への出力信号を伝える信号
線へそれぞれ対応させて信号を伝えることを制御
する第２のスイツチ群とを備え、前記第１、第２
のスイツチ群を外部より入力された制御信号によ
り制御せしめ、前記第１、第２のスイツチ群が開
放されるとき、プログラムされた通常の論理動作
を可能ならしめ、逆に、前記第１、第２のスイツ
チ群が接続されるとき、かつ同時に前記論理積ア
レイの積項線群への電源電圧の供給を断つとき、
前記論理積アレイの一部入力信号線を通じて外部
から入力される信号を前記フリツプフロツプ群の
入力信号線へ供給し、かつ、前記フリツプフロツ
プ群の出力信号を前記論理和アレイの一部出力信
号線を通じて外部へ供給することを可能ならしめ
る検査容易な論理集積回路が得られる。

次に図面を参照して本発明を詳細に説明する。

第１図は本発明の第１の実施例を示す回路図で
ある。１は論理積（以下ANDと記す）アレイで
あり、プログラム可能なダイオードマトリツクス
で構成されている。２は論理和（以下ORと記
す）アレイであり、同じくプログラム可能なダイ
オードマトリツクスで構成されている。ａ，a′等
はダイオードマトリツクスの交叉点を表わすもの
で、細部を第２図に示す。同図において、１５は
ダイオード、１６はヒユーズであり、ヒユーズ１
６はこれを切断することによつて任意にプログラ
ムすることを可能にする。再び第１図において、
３はマスタスレーブフリツプフロツプ群であり、
Ｎビツトのレジスタを構成する。なお説明を簡単
にするため一例として外部入力信号および外部出
力信号共にＮビツトとする。３０１はフリツプフ
ロツプ群３を駆動する同期信号を供給する信号線
である。３０２はフリツプフロツプ群３を予じめ
決められた初期状態に設定するための初期化信号
を供給する信号線である。３０３はフリツプフロ
ツプ群３へ正の電源電圧を供給する第１の電源線
である。

１０１_１，…，１０１_Nは外部入力信号線であ
ると同時にANDアレイの入力信号線の一部であ
る。１０２_１，…，１０２_Nはフリツプフロツプ
群３の出力信号線であると同時にANDアレイの
別の入力信号線である。１１_１，…，１１_N，１
２_１…，１２_Nは論理反転（以下NOTと記す）回
路であり、ANDアレイ１の入力信号線１０１
_１，…，１０１_N，１０２_１，…，１０２_N上の信
号を反転させANDアレイ１のさらに別の入力信
号線へ印加する。１０３_１，…，１０３_NはAND
アレイの出力信号線であり、論理積演算の結果を
ORアレイ２へ伝える。すなわち１０３_１，…，
１０３_Nは積項線である。１０４は第２の電源線
であり、外部から正の電圧が供給される。１３
_１，…，１３_N，は抵抗器であり、各積項線１０
３_１，…，１０３_N，はこれら抵抗器を介して前
記電源電圧の供給を受ける。１４は抵抗器であ
り、第２の電源線１０４を接地するためにある。
２０１_１，…，２０１_Nは外部出力信号線である
と同時にORアレイ２の出力信号線の一部であ
る。２０２_１，…，２０２_Nはフリツプフロツプ
群３の入力信号線であると同時にORアレイ２の
別の出力信号線である。２１_１，…，２１_N，２
２_１，…，２２_Nは抵抗器であり、これらを介し
てORアレイ２の各出力信号線２０１_１，…，２
０１_N，２０２_１，…，２０２_Nは接地されてい
る。４は第１のスイツチ群であり、４１_１，…，
４２_Nはその個々のスイツチである。外部入力信
号線１０１_１，…，１０１_Nとフリツプフロツプ
群３の入力信号線２０２_１，…，２０２_Nとをそ
れぞれ対応させスイツチ４１_１，…，４１_Nを介
して接続する。５は第２のスイツチ群であり、５
１_１，…，５１_Nはその個々のスイツチ群であ
る。フリツプフロツプ群３の出力信号線１０２
_１，…，１０２_Nと外部出力信号線２０１_１，
…，２０１_Nとをそれぞれ対応させスイツチ群５
１，…，５１_Nを介して接続する。４０１は第
１、第２のスイツチ群の制御信号線である。

第３図に第１あるいは第２のスイツチ群の具体
的な構成例を示す。第１図と同一の参照番号は同
一の構成要素を示すものである。４１₁′，…，４
１_N′はトランジスタであり、制御信号線４０１へ
論理１（以下“１”と記す）が与えられるとき導
通して、外部入力信号線１０１_１，…，１０１_N
からフリツプフロツプ群３の入力信号線２０２
_１，…，２０２_Nへ信号を伝え、逆に制御信号線
４０１へ“０”が与えられるとき不導通となり前
記二組の入力信号線１０１_１，…，１０１_Nと２
０２_Nとを切離す。第２のスイツチ群５について
も全く同様に構成される。

再び第１図を参照すれば、制御信号線４０１に
印加される制御信号によつて制御して、第１およ
び第２のスイツチ群４，５を開放した状態におい
ては通常のPLAの構成と全く同じで、従つてこ
の場合には通常のプログラムされた論理動作が可
能である。

次に第２の電源線１０４を電源電圧の供給を断
てば、抵抗器１４を介して接地される電源線１０
４は“０”となり、従つて各積項線１０３_１，
…，１０３_Nも“０”となる。この場合には前記
プログラムされた論理動作は不能で、かつ、積項
線１０３_１，…，１０３_NはOR論理アレイ２へ影
響を及ぼさない。この状態で制御信号線４０１に
前記制御信号線を反転して印加すれば、第１およ
び第２のスイツチ群４，５は導通し各対応する信
号線１０１_１，…，１０１_Nと２０２_１，…，２
０２_N並びに１０２，…，１０２_Nと２０１_１，
…，２０１_Nとの間で信号の伝達が可能となる。
すなわち、このとき外部入力信号線１０１_１，
…，１０１_Nへ任意の入力信号線を印加すれば、
前記入力信号は第１のスイツチ群４を通じてフリ
ツプフロツプ群３の入力信号線２０２_１，…，２
０２_Nへ供給され、信号線３０１へ同期信号を印
加することによつてフリツプフロツプ群３へ書込
むことができ、またフリツプフロツプ群３の出力
信号はその出力信号線１０２_１，…，１０２_Nか
ら第２のスイツチ群５を通じて外部出力線２０１
_１，…，２０１_Nへ供給され、そのまま外部へ読
出すことができる。

なお上記説明の中で第２の電源線１０４を開放
する場合に外部より“０”の電位にするとすれ
ば、抵抗器１４は必らずしも必要なものではな
い。

以上で、本実施例により目的とするところの通
常の論理動作並びに内蔵フリツプフロツプ群の並
列的な信号の入出力が共に可能であることが示さ
れた。

第１の実施例では外部端子に接続される電源線
は２本設けられたが、これらを一本とすることも
可能であり、次に説明する。

第４図は本発明の第２の実施例を示す回路図で
ある。第１の実施例と重複する説明および図は省
略する。６１はNOT回路であり、６２はトラン
ジスタである。第１の電源線３０３と第２の電源
線１０４はトランジスタ６２を介して接続され、
第１の電源線３０３のみが外部端子へ接続され
る。制御信号線４０１へ印加される制御信号は
NOT線回路６１を介してトランジスタ６２を制
御する。すなわちトランジスタ６２のスイツチ動
作は第１、第２のスイツチ群のそれと逆となる。

制御信号線４０１へ制御信号“０”を印加すれ
ば、トランジスタ６２は道通し電源電圧は第１の
電源線３０３からトランジスタ６２を通じて第２
の電源線へ伝えられ、さらに各積項線１０３_１，
…，１０３_Nへ供給される。一方第１、第２のス
イツチ群は開放されており、通常のプログラムさ
れた論理動作が可能となる。

制御信号線４０１へ制御信号“１”を印加すれ
ば、トランジスタ６２は不導通となり第２の電源
線１０４は開放され抵抗器１４によつて“０”の
電位となる。一方、第１、第２のスイツチ群は導
通しており、第１の実施例と同様にしてフリツプ
フロツプ群３の並列的な信号線の入出力が可能と
なる。

第２実施例では、本部端子へ接続される電源線
が１本となること並びに同じ制御信号で電源供給
の制御と第１、第２のスイツチ群の制御が行なえ
ることに特徴がある。

以上説明を要約すれば、PLAの内蔵されたフ
リツプフロツプ群への任意の信号の書込みとその
出力信号の読出しが随意に行なえることにより、
複雑な順序回路を組合せ回路とみなして検査が容
易に実施できること、また、前記書込みおよび読
出しが並列的でかつ同時に行なえるため検査が高
速に実施できること、また、既設のANDアレイ
の入力信号線およびORアレイの出力線が有効に
利用されて、比較的簡単な付加回路および少ない
制御付加端子を設けることで目的が達成されるこ
と、さらにはこれらを総合して検査費用が低減す
ることが本発明の効果である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、
第２図はダイオードマトリツクスの交叉点の細部
を示す図、第３図は第１あるいは第２のスイツチ
群の具体的な構成例を示す図、第４図は本発明の
第２の実施例を示す主要部分の回路図である。 図において、１…ANDアレイ、２…ORアレ
イ、３…フリツプフロツプ群、４…第１のスイツ
チ群、５…第２のスイツチ群、１１_１，…，１１
_N，１２_１，…，１２_N，６１…NOT回路、１３
_１，…，１３_N，１４，２１_１，…，２１_N，２２
_１，…，２２_N…抵抗器、１５…ダイオード、１
６…ヒユーズ、４１_１，…，４１_N，５１_１，
…，５１_N…スイツチ、４１₁′，…，４１_N′，６
２…トランジスタである。

Claims (1)

【特許請求の範囲】
1. １ プログラム可能な論理積アレイと、プログラ
   ム可能な論理和アレイと、フリツプフロツプ群と
   から成り、前記論理和アレイの出力信号の一部を
   前記フリツプフロツプ群を介して前記論理積アレ
   イの入力信号の一部として帰還させるように構成
   された論理集積回路において、前記論理積アレイ
   の入力信号線のうち外部からの入力信号を伝える
   信号線の一部または全てから前記フリツプフロツ
   プ群の入力信号線へそれぞれ対応させて信号を伝
   えることを制御する第一のスイツチ群と、前記フ
   リツプフロツプ群の出力信号線から前記論理和ア
   レイの出力信号線のうち外部への出力信号を伝え
   る信号線へそれぞれ対応させて信号を伝えること
   を制御する第２のスイツチ群とを備え、前記第
   １、第２のスイツチ群を外部より入力された制御
   信号により制御せしめ、前記第１、第２のスイツ
   チ群が開放されるとき、プログラムされた通常の
   論理動作を可能ならしめ、逆に、前記第１、第２
   のスイツチ群が接続されるとき、かつ同時に前記
   論理積アレイの積項線群への電源電圧の供給を断
   つとき、前記論理積アレイの一部入力信号を通じ
   て外部から入力される信号を前記フリツプフロツ
   プ群の入力信号線へ供給し、かつ、前記フリツプ
   フロツプ群の出力信号を前記論理和アレイの一部
   出力信号線を通じて外部へ供給することを可能な
   らしめることを特徴とする検査容易な論理集回
   路。