JPS6145899B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は検査容易な論理集積回路、特にフリツ
プフロツプを備えたプログラム可能な論理アレイ
を検査容易にならしめる論理集積回路に関するも
のである。

プログラム可能な論理アレイ（以下PLAと記
す）は、規則的構造を持つた汎用の論理集積回路
素子として幅広い用途と設計の手軽さの故に急速
な普及をしつつあるが、それだけ故障検査の面も
簡便であることが要求されており、特に利用者が
任意にプログラムした論理アレイ部分の故障検査
は手軽な手間と安価な費用で実施できることが必
要でさらに重要である。

PLAにはフリツプフロツプを内蔵して順序回
路を実現できるさらに複雑な構造のものがある。
しかるにこのような高集積化されたPLAにおい
ては、入出力端子数の制限および内部構造を直接
参照できない等の制約があり、複雑な順序回路機
能を検査するには膨大な手間と時間がかかるため
現実にはPLAの故障検査は非常に困難となつて
いる。

このため、高度に集積化されたPLAでは故障
検査が容易となるように予じめ回路の構成に工夫
をしておくことがある。従来から知られている
PLAの検査容易な回路の構成法には、内蔵され
た複数のフリツプフロツプが検査時にはシフトレ
ジスタとして動作するような構成に切換えられ
て、これらフリツプフロツプに直接検査情報は入
出力することを可能にした、いわゆるスキヤンパ
ス方式がある。このスキヤンパス方式は、順序回
路を組合せ回路とみなすことにより検査が容易に
実施できるという大きな利点があり、また少ない
入出力端子の付加で実現されたことに特徴があ
る。

しかし、このスキヤンパス方式には、各検査入
力の印加毎にシフトイン、シフトアウトによる検
査情報の書込み読出しが行なわれて、検査に無駄
な時間を費し従つて検査の高速性を阻害するとい
う重大な欠点がある。

また、フリツプフロツプの構成を切り換えるた
めの構造が複雑になるという欠点もある。

本発明の目的は、このような欠点に鑑み、簡単
な回路構成により検査が容易になり且つ高速に行
なえる検査容易な論理集積回路を提供することで
ある。

本発明によれば、プログラム可能な論理積アレ
イと、プログラム可能な論理和アレイと、フリツ
プフロツプ群とから成り、前記論理和アレイの出
力信号の一部を前記フリツプフロツプ群を介して
前記論理積アレイの入力信号の一部へ帰還させる
ように構成された論理集積回路において、前記フ
リツプフロツプ群の入出力信号を迂回して伝達す
る母線群を備え、かつ、前記母線群あるいは前記
論理積アレイの積項線群のいずれか一方に選択的
に電源電圧を供給する手段と、前記論理積アレイ
の入力信号線のうち外部からの入力信号を伝える
一部または全ての信号線から前記母線群への信号
伝達を制御する第一のスイツチ群と、前記論理積
アレイの入力信号線のうち前記フリツプフロツプ
群の出力信号を伝える信号線から前記母線群への
信号伝達を制御する第二のスイツチ群と、前記母
線群から前記論理和アレイの出力信号線群のうち
前記フリツプフロツプ群の入力信号を伝える信号
線への信号伝達を制御する第三のスイツチ群と、
前記母線群から前記論理和アレイの出力信号線群
のうち外部への出力信号を伝える一部または全て
の信号線への信号伝達を制御する第四のスイツチ
群とを具備して、前記電源電圧を供給する手段に
より選択されて前記論理積アレイの積項線群に電
源電圧が供給されるとき、第一、二、三、四の各
スイツチ群により前記母線群を前記論理積アレイ
および前記論理和アレイから電気的に切離すよう
にして、前記論理積アレイおよび論理和アレイに
プログラムされた通常の論理動作を可能ならし
め、逆に前記電源電圧を供給する手段により選択
されて前記母線群に電源電圧が供給されるとき、
第一および第二のスイツチ群により前記外部から
の入力信号あるいは前記フリツプフロツプ群の出
力信号のいずれか一方を選択して前記母線群へ伝
達し、前記母線群へ伝達された信号をさらに第三
並びに第四のスイツチ群を通じそれぞれ前記フリ
ツプフロツプ群の入力信号を伝える信号線並びに
外部への出力信号を伝える信号線へ伝達させるよ
うにして、前記フリツプフロツプ群への並列的な
信号の書込みおよび前記フリツプフロツプ群から
の並列的な信号の読出しを可能ならしめる検査容
易な論理集積回路を得られる。

次に図面を参照して本発明を詳細に説明する。

第１図は本発明の一実施例を示す回路図であ
る。１は論理積（以下ANDと記す）アレイであ
り、プログラム可能なダイオードマトリツクスで
構成されている。２は論理和（以下ORと記す）
アレイであり、同じくプログラム可能なダイオー
ドマトリツクスで構成されている。ａ，a′等はダ
イオードマトリツクスの交叉点を表わすもので、
細部を第２図に示す。同図において１３はダイオ
ード、１４はヒユーズであり、ヒユーズ１４はこ
れを切断することによつて任意にプログラムする
ことを可能にする。再び第１図において、３はマ
スタスレーブ型のフリツプフロツプ群であり、Ｎ
ビツトのレジスタ構成する。なお説明を簡単にす
るため一例として外部入力信号および外部出力信
号も共にＮビツトとする。３０１はフリツプフロ
ツプ群３を駆動する同期信号を供給する信号線で
ある。３０２はフリツプフロツプ群３を予じめ決
められた初期状態に設定するための初期化信号を
供給する信号線であり、特に本実施例において前
記初期状態は後述の理由により全てのフリツプフ
ロツプの値が論理１（以下“１”と記す）となる
よう決めておく。１０１_１，…，１０１_Nは外部
入力信号線であると同時にANDアレイ１の入力
信号線の一部である。１０２_１，…，１０２_Nは
フリツプフロツプ群３の出力信号線であると同時
にANDアレイ１の入力信号線の別の一部であ
る。１１_１，…，１１_N，１２_１，…，１２_Nは論
理反転（以下NOTと記す）回路であり、前記
ANDアレイ１の各入力信号線１０１_１，…，１
０１_N，１０２_１，…，１０２_N上の信号を反転さ
せてANDアレイ１の入力信号線のさらに別の一
部へ印加する。１０３_１，１０３_２，…，１０３
_NはANDアレイ１の出力信号線であり、ANDアレ
イ１での論理積演算の結果をORアレイ２へ伝え
る。すなわち１０３_１，１０３_２，…，１０３_N
は積項線である。４０１は電源線であり、外部か
ら正の電圧が供給される。４１_１，４１_２，…，
４１_Nは抵抗器であり、これらを介して各積項線
１０３_１，１０３_２，…，１０３_Nは電源線４０
１へ接続される。２０１_１，…，２０１_Nは外部
出力信号線であると同時にORアレイ２の出力信
号線の一部である。２０２_１，…，２０２_Nはフ
リツプフロツプ群３の入力信号線であると同時に
ORアレイ２の出力信号線の別の一部である。２
０３は接地線であり、２１_１，…，２１_N，２２
_１，…，２１_N抵抗器である。ORアレイ２の出力
信号線２０１_１，…，２０１_N，２０２_１，…，
２０２_Nはそれぞれ抵抗器２１_１，…，２１_N，２
２_１，…，２２_Nを介して接地線２０３へ接続さ
れる。以上で通常のPLAの構成についての説明
がなされた。

次に検査を容易にするため付加する回路の構成
について述べる。５０１_１，…，５０１_Nはフリ
ツプフロツプ群３の入出力信号を迂回して伝える
ため設けられた母線である。４２_１，…，４２_N
は抵抗器であり、これらを介して各母線５０１
_１，…，５０１_Nは電源線４０１へ接続される。
５１_１，…，５１_Nはダイオードであり、これら
を介して各外部入力信号線１０１_１，…，１０１
_Nはそれぞれ対応する母線５０１_１，…，５０１_N
へ接続される。すなわちダイオード５１_１，…，
５１_Nは母線５０１_１，…，５０１_Nへの信号入力
を制御する第一のスイツチ群である。同様に５２
_１，…，５２_Nはダイオードであり、これらを介
してフリツプフロツプ群３の名出力信号線１０２
_１，…，１０２_Nはそれぞれ対応する母線５０１
_１，…，５０１_Nへ接続される。すなわちダイオ
ード５２_１，…，５２_Nは母線５０１_１，…，５
０１_Nへの信号入力を制御する第二のスイツチ群
である。５３_１，…，５３_Nはダイオードであ
り、これらを介してフリツプフロツプ群３の各入
力信号線２０２_１，…，２０２_Nはそれぞれ対応
する母線５０１_１，…，５０１_Nへ接続される。
すなわちダイオード５３_１，…，５３_Nは母線５
０１_１，…，５０１_Nからの信号出力を制御する
第三のスイツチ群である。５４_１，…，５４_Nは
ダイオードであり、これらを介して各外部出力信
号線２０１_１，…，２０１_Nはそれぞれ対応する
母線５０１_１，…，５０１_Nへ接続される。すな
わちダイオード５４_１，…，５４_Nは母線５０１
_１，…，５０１_Nからの信号出力を制御する第四
のスイツチ群である。

４は電源電圧の供給を制御する手段であり、前
記積項線群あるいは前記母線群のいずれか一方に
選択的に電源電圧を供給するために設ける。４０
２は第一の制御信号線であり、電源電圧を供給す
べき信号線群を選択するための制御信号が印加さ
れる。４３はNOT回路であり、前記制御信号を
反転して出力する。４４_１，４４_２，…，４４_N
はダイオードであり、これらを介して各積項線１
０３_１，１０３_２，…，１０３_Nは第一の制御信
号線４０２へ接続される。用様に、４５_１，…，
４５_Nはダイオードであり、これらを介して各母
線５０１_１，…，５０２_NはNOT回路４３の出力
信号線へ接続される。

以上説明された回路構成に基く回路動作につい
て以下に説明する。

いま第一の制御信号線４０２へ制御信号“１”
を印加する。各ダイオード４４_１，４４_２，…，
４４_Nは不導通となり、各積項線１０３_１，１０
３_２，…，１０３_Nにはそれぞれ抵抗器４１_１，
４１_２，…，４１_Nを通じて電源電圧が供給され
るが、逆にNOT回路４３の出力信号は“０”と
なるので、各ダイオード４５_１，…，４５_Nが導
通して、各母線５０１_１，…，５０１_Nはそれぞ
れ抵抗器４２_１，…，４２_Nの電圧降下のため低
電位になる。さらにこのため第一、二、三、四の
スイツチ群の全てのダイオード５１_１，…，５４
_Nは不導通になる。すなわちこの状態で前記母線
群を含む付加回路はANDアレイ１およびORアレ
イ２へ影響を与えることなく、従つてANDアレ
イ１およびORアレイ２にプログラムされた通常
の論理動作が可能である。

次に第一の制御信号線４０２へ制御信号“０”
を印加する。各ダイオード４４_１，４４_２，…，
４４_Nが導通して各積項線１０３_１，１０３_２，
…，１０３_Nはそれぞれ抵抗器４１_１，４１_２，
…，４１_Nの電圧降下により低電位となるためプ
ログラムされた通常の論理動作は不能で、従つて
ANDアレイ１の出力はORアレイ２へ影響を及ぼ
さない。逆にNOT回路４３の出力信号は“１”
となるので、各ダイオード４５_１，…，４５_Nは
不導通となり、各母線５０１_１，…，５０１_Nに
はそれぞれ抵抗器４２_１，…，４２_Nを通じて電
源電圧が供給される。この状態で、例えば外部入
力信号線１０１_１およびフリツプフロツプ群３の
一出力信号線１０２_１上の信号が共に“１”なら
ば、ダイオード５１_１および５２_１は共に不導通
で母線５０１_１には高電位が保たれ、さらにダイ
オード５３_１および５４_１が導通し外部出力信号
線２０１_１およびフリツプフロツプ群３の一入力
信号線２０２_１へは信号“１”が伝達される。ま
た前記信号線１０１_１および１０２_１上の信号の
少なくとも一方が“０”ならば、ダイオード５１
_１あるいは５２_１が導通し母線５０１_１は低電位
となるためダイオード５３_１および５４_１は共に
不導通となつて前記信号線２０１_１および２０２
_１へは信号“０”が伝達されることになる。すな
わちダイオード５１_１と５２_１との組合せは
AND機能によつて母線５０１_１へ入力される信
号をする作用を有する。

以上説明された回路動作を利用すれば、フリツ
プフロツプ群３の入出力信号を母線５０１_１，
…，５０１_Nを通じて伝達することが可能で、そ
の手順は次のように行なう。

第一の制御信号線４０２へ制御信号“０”を印
加して電源電圧の供給を制御する手段４により母
線５０１_１，…，５０１_Nに電源電圧を供給した
状態において、先ず信号線３０２へ初期化信号を
印加しフリツプフロツプ群３を初期化する。この
初期状態は前述のようにフリツプフロツプ群３の
全てのビツトが“１”となるように決められてお
り、その出力信号“１”は信号線１０２_１，…，
１０２_Nを通じて第二のスイツチ群の各ダイオー
ド５２_１，…，５２_Nへ与えられるので、母線５
０１_１，…，５０１_Nへ入力される信号値はもう
一方の第一のスイツチ群の各ダイオード５１_１，
…，５１_Nの入力信号によつて決められる。そこ
でこのとき外部入力信号線１０１_１，…，１０１
_Nへ任意の外部入力信号を印加すれば、前記第一
のスイツチ群を通じ母線５０１_１，…，５０１_N
へ伝達され、さらに第三のスイツチ群の各ダイオ
ード５３_１，…，５３_Nを通じてフリツプフロツ
プ群３の入力信号線２０２_１，…，２０２_２へ伝
達される。ここで信号線３０１へ同期信号を印加
すればフリツプフロツプ群３へは前記外部入力信
号が書込まれる。

次に、逆に外部入力信号線１０１_１，…，１０
１_Nの全てに外部から入力信号“１”を印加し第
一のスイツチ群の各ダイオード５１_１，…，５１
_２へ供給すれば、母線５０１_１，…，５０１_Nへ
入力される信号値は第二のスイツチ群の各ダイオ
ード５２_１，…，５２_Nの入力信号によつて決め
られる。すなわちフリツプフロツプ群３の出力信
号は前記第二のスイツチ群を通じ母線５０１_１，
…，５０１_Nへ伝達され、さらに第四のスイツチ
群の各ダイオード５４_１，…，５４_Nを通じて外
部出力信号線２０１_１，…，２０１_Nへ伝達され
る。

以上で、外部から入力された任意の信号を並列
にフリツプフロツプ群３へ書込み、かつフリツプ
フロツプ群３の出力信号を並列に外部へ読出せる
ことが説明された。

次に本発明の別の実施例を示す。

第３図は第１図の電源電圧の供給を制御する手
段４の別の実施例を示す回路図である。第１図と
同一の参照番号は同一の構成要素を示す。

４６，４７はトランジスタであり、第一の制御
信号線４０２へ印加される制御信号によつていず
れか一方が導通するように制御される。４８，４
９は抵抗器であり、４０３は積項線に対する電源
線であり、４０４は母線に対する電源線である。
外部端子に接続される電源線４０１を通じて供給
される電源電圧は、一方にトランジスタ４６を介
して各積項線１０３_１，…，１０３_Nへ、他方に
トランジスタ４７を介して各母線５０１_１，…，
５０１_Nへ、しかもそのいずれか一方のみへ伝え
られる。

なお本実施例において、積項線への電源線４０
３および母線への電源線４０４がそれぞれ別の外
部端子へ接続されて、そのいずれか一方に直接外
部から電源電圧を供給しても良い。すなわちトラ
ンジスタ４６，４７NOT回路４３から成るスイ
ツチングの手段は必らずしも本論理集積回路の内
部に備える必要はなく、例えば外部の検査装置等
の一機能として備えられていれば同じ目的を達成
できるものである。

第４図は母線群へ入力される信号を制御する第
一および第二のスイツチ群の別の実施例を示す回
路図で、第１図のダイオード５１_１および５２_１
に相当する部分のみを示す。５１′_１，５２′_１は
トランジスタであり、それぞれの入力信号線１０
１_１および１０２_１の信号を反転して母線５０１
_１へ伝える。この場合、トランジスタ５１′_１と
５２′_１の組はOR機能によつて母線へ入力される
信号の選択を制御する。すなわち前記信号線１０
１_１あるいは１０２_１のいずれか一方の信号を
“０”とすることによつて、その他方の信号線上
の信号を母線５０１_１へ伝えるように制御でき
る。従つて本実施例においては、第１図で説明さ
れたフリツプフロツプ群３の初期状態は全てのビ
ツトの値が“０”となるように決められなければ
ならない。なお外部からの入力信号および外部へ
の出力信号とフリツプフロツプ群の入出力信号が
反転する関係にあるが、検査をする目的において
何ら支障とはならない。

第５図は、第一および第二のスイツチ群のさら
に別の実施例を示す回路図で、第１図のダイオー
ド５１および５２に相当する部分のみを示す。５
１″_１，５２″_１はオープンコレクタのNAND回
路、３１はNOT回路である。３０３は第一およ
び第二のスイツチ群を制御するため別に設けられ
た第二の制御信号線であり、これに印加される制
御信号によつてNAND回路５１″_１あるいは５
２″_１のいずれか一方の入力信号を母線５０１_１
へ伝えることができる。従つてこの場合には、第
１あるいは第４図で説明されたような母線へ入力
される信号の選択のために外部入力信号あるいは
フリツプフロツプ群の出力信号を制御する必要は
なく、フリツプフロツプの初期状態も任意に決め
ることができる。

なお上記説明を通じて、外部入出力信号線およ
びフリツプフロツプ群のビツト数は同数であると
したが、前者が後者より多い場合にも上記実施例
を適用できることは容易に推察される。

以上説明を要約すれば、PLAの内蔵されたフ
リツプフロツプ群へ任意の信号の書込みとその出
力信号の読出しが随意に行なえることにより、複
雑な順序回路を組合せ回路とみなして検査が容易
に実施できること、また、前記書込み読出しが並
列的であるため検査が高速に実施できること、ま
た、既設のANDアレイの入力信号線およびORア
レイの出力信号線が有効に利用されて、かつ共通
の母線を通じて前記書込み読出しが行なわれるた
め、比較的簡単な付加回路および少ない制御用付
加端子を設けることで目的が達成されること、さ
らにはこれらを総合して検査費用が低減すること
が本発明の効果である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２
図はダイオードマトリツクスの交叉点の細部を示
す図、第３図は電源電圧の供給を制御する手段の
別の実施例を示す回路図、第４図は第一および第
二のスイツチ群の別の実施例を示す主要部分の回
路図、第５図は第一および第二のスイツチ群のさ
らに別の実施例を示す主要部分の回路図である。
図において、 １…ANDアレイ、２…ORアレイ、３…フリツ
プフロツプ群、４…電源電圧の供給を制御する手
段、５１_１，…，５１_N…第一のスイツチ群を構
成するダイオード、５２_１，…，５２_N…第二の
スイツチ群を構成するダイオード、５３_１，…，
５３_N…第三のスイツチ群を構成するダイオー
ド、５４_１，…，５４_N…第四のスイツチ群を構
成するダイオード、１１_１，…，１１_N，１２
_１，…，１２_N，３１，４３…NOT回路、１３，
４４_１，…，４４_N，４５_１，…，４５_N…ダイオ
ード、１４…ヒユーズ、４６，４７，５１′_１，
５２′_１…トランジスタ、５１″_１，５２″_１…オ
ープンコレクタNAND回路、２１_１，…，２１
_N，２２_１，…，２２_N，４１_１，…，４１_N，４
２_１，…，４２_N，４８，４９…抵抗器、ａ，
a′…ダイオードマトリツクスの交叉点である。

Claims (1)

【特許請求の範囲】
1. １ プログラム可能な論理積アレイと、プログラ
   ム可能な論理和アレイと、フリツプフロツプ群と
   から成り、前記論理和アレイの出力信号の一部を
   前記フリツプフロツプ群を介して前記論理積アレ
   イの入力信号の一部へ帰還させるように構成され
   た論理集積回路において、前記フリツプフロツプ
   群の入出力信号を迂回して伝達する母線群を備
   え、かつ、前記母線群あるいは前記論理積アレイ
   の積項線群のいずれか一方に選択的に電源電圧を
   供給する手段と、前記論理積アレイの入力信号線
   群のうち外部からの入力信号を伝える一部または
   全ての信号線から前記母線群への信号伝達を制御
   する第一のスイツチ群と、前記論理積アレイの入
   力信号線群のうち前記フリツプフロツプ群の出力
   信号を伝える信号線から前記母線群への信号伝達
   を制御する第二のスイツチ群と、前記母線群から
   前記論理和アレイの出力信号線群のうち前記フリ
   ツプフロツプ群の入力信号を伝える信号線への信
   号伝達を制御する第三のスイツチ群と、前記母線
   群から前記論理和アレイの出力信号線群のうち外
   部への出力信号を伝える一部または全ての信号線
   への信号伝達を制御する第四のスイツチ群とを具
   備して、前記電源電圧を供給する手段により選択
   されて前記論理積アレイの積項線群に電源電圧が
   供給されるとき、第一、第二、第三並びに第四の
   各スイツチ群により前記母線群を前記論理積アレ
   イおよび前記論理和アレイから電気的に切離すよ
   うにして前記論理積アレイおよび前記論理和アレ
   イにプログラムされた通常の論理動作を可能なら
   しめ、逆に前記電源電圧を供給する手段により選
   択されて前記母線群に電源電圧が供給されると
   き、第一および第二のスイツチ群により前記外部
   からの入力信号あるいは前記フリツプフロツプ群
   の出力信号のいずれか一方を選択して前記母線群
   へ伝達し、前記母線群へ伝達された信号をさらに
   第三並びに第四のスイツチ群を通じそれぞれ前記
   フリツプフロツプ群の入力信号を伝える信号線並
   びに外部への出力信号を伝える信号線へ伝達させ
   るようにして、前記フリツプフロツプ群への並列
   的な信号の書込みおよび前記フリツプフロツプ群
   からの並列的な信号の読出しを可能ならしめる検
   査容易な論理集積回路。