JPS6147020B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデイジタル音声（Digital Speech
Interpolation−DSI）装置用のプロセツサに関す
る。 通常の電話による会話では、一方が話している
間他方は聴いているだけであり、両者が共に黙つ
ている時間も多い。従つて、伝送路は時間平均で
みると、約1/2以下の時間しか利用されていな
い。このような事実を利用してDSI装置では音声
の存在する部分だけを伝送することにより伝送路
の使用効率を高め、既存のPCM回線の容量を約
２倍にしている。DSI装置の理論は刊行物
“Digital Speech Interpolation”COMSAT
TECHNICAL REVIEW、Vol.6、No.1、
Spring1976”に詳しく述べられている。 このようなDSI装置の構成を第１図に示す。参
照番号１は送信側DSI装置、参照番号２は受信側
DSI装置を示す。送信側DSI装置１は音声検出器
１１０、送信用音声メモリ１２０、送信用アサイ
メント・レジスタ１３０およびアサイメント・プ
ロセツサ１４０からなり、PCMチヤンネル２を
DSIチヤンネル３へ圧縮し、PCMチヤンネル２と
DSIチヤンネル３との間の新規接続情報を割当情
報信号線４を介して受信側DSI装置へ送信する。
受信側DSI装置２は割当情報受信器１５０、受信
側アサイメント・レジスタ１６０および受信側音
声メモリ１７０からなり、DSIチヤンネル３と割
当情報信号線４とからPCMチヤンネル５にPCM
チヤンネル２の状態を再生する。 送信側DSI装置１では、入力PCMチヤンネル２
の信号のうち音声のあるチヤンネルだけが送信側
アサイメント・レジスタ１３０の制御のもとに送
信側音声メモリ１２０へ書き込まれ、DSIチヤン
ネル３の信号として読み出される。送信側アサイ
メント・レジスタ１３０はPCMチヤンネル番号
とDSIチヤンネル番号との対応関係を示すもので
ある。説明の都合上送信側アサイメント・レジス
タ１３０が第２図に示すような対応関係を有する
とすると、PCMチヤンネル２とDSIチヤンネル３
との間の関係は第３図に示すようになる。つま
り、PCMチヤンネル番号１にDSIチヤンネル番号
２、PCMチヤンネル番号３にDSIチヤンネル番号
１、PCMチヤンネル番号４にDSIチヤンネル番号
３が割当てられているとする。このとき例えば、
PCMチヤンネル番号７が音声あり（以下アクテ
イブと称する）となつた場合、音声検出器１１０
はPCMチヤンネル番号７がアクテイブであるこ
とを検出する。アサイメント・プロセツサ１４０
はアクテイブではないDSIチヤンネル番号を探し
（第２図の場合、DSIチヤンネル番号４となる）、
新規接続を決定し、割当情報として送出しかつ送
信側アサイメント・レジスタ１３０を書換える。
割当情報は接続か切断かを示す部分、PCMチヤ
ンネル番号部およびDSIチヤンネル番号部からな
つている。 受信側DSI装置２では受信側アサイメント・レ
ジスタ１６０の内容は割当情報受信器１５０によ
り受信された割当情報に従つて更新され、送信側
アサイメント・レジスタ１３０の内容に追随す
る。この結果、受信DSI信号は送信側で行なつた
操作の逆操作により出力PCM信号を得る。 DSIチヤンネルに接続されているPCMチヤンネ
ルはアクテイブでなくなつてもアサイメント・プ
ロセツサ１４０がDSIチヤンネルを他のPCMチヤ
ンネルに割当てないかぎり接続されたまま残る。 DSIチヤンネル数は固定しているため、時とし
てDSIチヤンネル数以上のPCMチヤンネルがアク
テイブとなり、音声の最初の部分が伝送できない
ことが生ずる。この事態は一時的にPCMワード
（PCMの一標本値）の精度を８ビツトから７ビツ
トもしくは６ビツトに劣化させ、仮想的にDSIチ
ヤンネル数を増加させることで大幅に改善され
る。例えば、第３図ａのように、PCMチヤンネ
ル数が８で同図ｂのように、DSIチヤンネル数が
４である場合、DSIチヤンネルで伝送されるPCM
ワードをすべて６ビツトとすれば、総計で８ビツ
ト余り、このためDSIチヤンネルを新たに１つ増
加させることができる。DSI装置は通常PCM60チ
ヤンネル以上を対象とする装置である。例えば、
PCM24の４回線からなる96チヤンネルをDSI48チ
ヤンネルに圧縮するシステムではPCMワードを
７ビツト伝送にすることにより新たな６チヤンネ
ルが生成でき、６ビツト伝送とすることにより更
に新たな６チヤンネルを付け加えることができ
る。これ等の新たに付加できるチヤンネルをそれ
ぞれオーバーロード（過負荷）１チヤンネル（以
下OL1CHと略す）およびオーバーロード２チヤ
ンネル（以下OL2CHと略す）と呼ぶ。これに対
し、元来のDSIチヤンネルをノーマル・チヤンネ
ル（以下NCHと略す）と呼ぶことにする。 オーバーロード・チヤンネルが使用されている
と、伝送されるPCMワードの精度が悪いため
に、アサイメント・プロセツサ１４０は、NCH
に音声なし（以下インアクテイブと略す）なチヤ
ンネルが存在し、新規接続要求がない場合、
PCMワードの精度を上げるためにオーバーロー
ド・チヤンネルに接続されていたPCMチヤンネ
ルを前記インアクテイブなNCHに再割当を行う
必要がある。 これ等の対策を講じても、アクテイブであるに
もかかわらず、DSIチヤンネルに割当てられない
PCMチヤンネルが存在することもある。単位時
間におけるアクテイブなPCMチヤンネルに対す
る割当てられないPCMチヤンネルの割合を締出
率と呼ぶが、異常に高い締出率をDSI装置が示し
ている場合、このことを外部に知らせることもア
サイメント・プロセツサ１４０の付加的機能であ
る。 割当情報は数フレームに１度送るだけでよく、
DSI装置の最も重要な利用分野の一つである
TDMA衛星通信などに適合するように６フレー
ムを１つのアサイメント・フレームとするのも一
つの方法である。 以上に説明したアサイメント・プロセツサ１４
０の機能をまとめると、 (1) 新規割当要求PCMチヤンネルの受け付け。 (2) インアクテイブDSIチヤンネルの検出。 (3) オーバーロード・チヤンネルの管理。 (4) 新規割当の決定。 (5) 締め出し率等統計データの整理。 (6) 以上の機能を６フレーム以内に、PCM等の
周辺回路と同期して行うこと。 特に機能１、２および４はDSIアサイメント・
プロセツサの基本的機能である。 従来のDSI装置では、以上の機能を専用ハード
ウエアで実現するかミニコンピユータで実現して
おり、専用ハードウエアで実現する場合は上記の
ような多くの機能を実現する必要から装置の規模
が大きくかつ複雑となり、生産に要する初期調整
または故障時における修復時間が長くなる欠点を
有している。また、ミニコンピユータで実現する
場合は、故障診断の面では飛躍的に有利になるも
のの固定したアーキテクチユアにより上記アサイ
メント・プロセツサの機能を実現する必要が生ず
るため、速度的に問題がある。新規割当要求、
PCMチヤンネルの受付部やオーバーロード・チ
ヤンネルの管理部などの多くの部分はミニコンピ
ユータで実現するのではなく、外部に高速動作が
可能な複雑な機能を持つハードウエアを付加する
のが通常である。 さらに、ミニコンピユータ内にアサイメント・
レジスタのコピーと音声検出器の出力状況を示す
表とを持つておれば、理論的には新規割当を実行
できるのであるが、新規割当にはアサイメントレ
ジスタの内容、つまり、PCMチヤンネル番号が
いかなるDSIチヤンネル番号に対応しているかと
いう情報だけでなく、あるDSIチヤンネル番号に
いかなるPCMチヤンネル番号が対応しているか
という逆対応表も重要な役割を持つており、この
ような表なくしてはアサイメント・フレーム内
（125μsec×６＝750μsec）で新規割当やオーバ
ーロード・チヤンネルの管理をすべて行うことは
ミニコンピユータの速度の点から困難である。し
かるに、このような逆対応表をソフトウエアで実
現することはかなりの時間を必要とし、毎アサイ
メント・フレームでこれ等の表すべてを作り変え
るような方式は目下のところ採用されていない。
一方、アサイメント・フレーム毎に決定される新
規データから、アサイメント・レジスタ及びミニ
コンピユータ内部にあるアサイメント・レジスタ
のコピーと、逆対応表を更新するような方式で
は、一度誤動作によりアサイメント・レジスタと
ミニコンピユータ内部の表に狂いが生ずると、数
アサイメント・フレームに渡つて正しい新規割当
が行なえない欠点がある。 以上のように、ミニコンピユータを利用すると
しても、外部に強力な付属ハードウエアを使用し
ない限り、新規割当の機能を実現できない。この
ため、専用ハードウエアと規模の点で比べると、
ミニコンピユータ以外の付属ハードウエアが減少
する割合に比べ、ミニコンピユータというハード
ウエアの増加が大きく、また、最近急速に進歩し
てきている。１チツプマイクロCPU（中央処理
装置）をミニコンピユータの代用としたとしても
処理速度は一般にミニコンピユータより遅いため
に、さらに付属ハードウエアを強固にする必要性
が生じ全体としての規模は専用ハードウエアと比
べていくらも変わらない。 本発明の目的はミニコンピユータを用いた場合
の利点である故障診断の容易性および仕様変更の
柔軟性を保つたまま、上述のDSIアサイメントプ
ロセツサの機能１、２および４を持つ外付けハー
ドウエアなしのDSIアサイメント・プロセツサを
提供することにある。 本発明の他の目的はアサイメントレジスタのコ
ピーとその逆対応表を短時間で生成するアサイメ
ントプロセツサを提供することにある。 本発明のプロセツサは、順次プログラム読出し
回路と、順次プログラム読出し回路に接続された
プログラムメモリと、プログラムメモリにより制
御されたデータ処理回路と、前記データ処理回路
に接続され独立にアドレス設定、データ設定およ
びデータ読出しが可能な２つのデータメモリと、
前記データ処理回路の出力端子に接続された新規
接続レジスタと、第１図に示した音声検出回路お
よびアサイメントレジスタの出力を前記データ処
理回路に取り込む手段と、前記新規接続レジスタ
の内容に従つて前記アサイメント・レジスタを変
更する手段とを有し、独立した２つのデータメモ
リの一方にアサイメント・レジスタのコピーであ
る表を作り、他方のデータメモリに前記アサイメ
ント・レジスタのアドレスと内容の関係が逆にな
る対応表を作ることを特徴としている。 次に図面を参照して本発明を詳細に説明する。 まず、本発明の一実施例を第４図を参照して説
明する。第４図の本発明のプロセツサは順次プロ
グラム読出回路２００、プログラムメモリ２１
０、データ処理回路２２０、メモリアドレス・レ
ジスタ２３０および２４０、メモリデータ・レジ
スタ２５０および２６０、データメモリ２７０お
よび２８０、データ取り込みゲート２９０、新規
接続レジスタ３００、割当情報伝送回路３１０、
アサイメントレジスタ変更回路３２０、アサイメ
ントレジスタ１３０、音声検出回路１１０、
PCMチヤンネル番号入力端子４００、PCM音声
入力端子４１０、DSIチヤンネル番号出力端子４
２０、第1PCMフレーム同期信号入力端子４３
０、新規割当出力タイミング信号入力端子４４０
およびクロツク信号入力端子４５０から構成され
ている。 第４図において、声音検出回路１１０は、例え
ば、米国特許第3712959号および特許願昭49年
39723号に詳しく述べられており、また、順次プ
ログラム読出回路２００は、例えば刊行物
「FAIRCHILD BIPOLAR MICROPROCESSOR
DATABOOK“MACRO LOGIC”P.3−71〜P.3
−77、1976」に詳しく述べられている。 さらに、データ処理回路は、一時記憶メモリと
算術論理回路とを含んだものからなつており、
「Advanced Micro Derices The Am 2900
Family Data Book P.5〜P.21 1976」に詳しく述
べられている。また、アサイメント・レジスタ１
３０はアドレスにPCMチヤンネル番号を入力し
た時、該PCMチヤンネルが接続されているDSIチ
ヤンネル番号を出力するランダムアクセスメモリ
で、あるPCMチヤンネルがDSIチヤンネルと接続
されていない場合、対応するアサイメント・レジ
スタ１３０の出力は０となるものとする。 第４図ではPCM96チヤンネルをDSI48チヤンネ
ルに圧縮する場合を考え、順次プログラム読出回
路２００、プログラムメモリ２１０および、デー
タ処理回路２２０からなるプログラム実行部は、
1PCMチヤンネル当り６ステツプの動作が可能と
して説明する（この時、プログラムは212nsec
（ナ）秒）で１ステツプ実行されることになる。
プログラムメモリ２１０にはプログラムを構成す
る命令語が蓄えられており、この命令語は直接順
次プログラム読出回路２００、データ処理回路２
２０、メモリアドレス・レジスタ２３０および２
４０、メモリデータ・レジスタ２５０および２６
０、データメモリ２７０および２８０、データ取
り込みゲート２９０ならびに新規接続レジスタ３
００を制御する。順次プログラム読出回路２００
はプログラムメモリ２１０から読出された命令語
の一部のフイールド及びデータ処理回路２２０か
らのフラグ情報から次に実行すべき命令語が格納
されているプログラムメモリ２１０のアドレスを
決定する。データ処理回路２２０は前記のプログ
ラムメモリ２１０から読み出された命令語の他の
フイールドの一部により、データ処理回路２２０
への入力データやデータ処理回路２２０の内部一
時記憶メモリがデータ処理回路２２０で演算さ
れ、出力される。データ処理回路２２０の出力
は、プログラムメモリ２１０から読み出された命
令語の独立した他のフイールドの一部によりメモ
リアドレス・レジスタ２３０または２４０、メモ
リデータ・レジスタ２５０または２６０、新規接
続レジスタ３００のいずれか、もしくはこれ等の
複数個のレジスタに格納できる。データメモリ２
７０はプログラムメモリ２１０から読み出された
命令語の他のフイールドの一部によりメモリアド
レス・レジスタ２３０が格納しているアドレスに
メモリデータ・レジスタ２５０が格納しているデ
ータを書き込まれたり、メモリアドレス・レジス
タ２３０が格納しているアドレスの内容をデータ
処理回路２２０の入力部に接続される。同様に、
データメモリ２８０はプログラムメモリ２１０か
ら読み出された命令語の他のフイールドの一部に
よりメモリアドレス・レジスタ２４０が格納して
いるアドレスにメモリデータ・レジスタ２５０が
格納しているデータを書き込まれたり、メモリア
ドレス・レジスタ２４０が格納しているアドレス
の内容をデータ処理回路２２０の入力部に接続さ
れる。つまり、順次プログラム読出回路２００、
プログラムメモリ２１０、データ処理回路２２
０、メモリアドレス・レジスタ２３０、メモリデ
ータ・レジスタ２５０およびデータメモリ２７０
により一つの汎用データ処理装置となり、また、
順次プログラム読出回路２００、プログラムメモ
リ２１０、データ処理回路２２０、メモリアドレ
ス・レジスタ２４０、メモリデータ・レジスタ２
６０およびデータメモリ２８０によつても一つの
汎用データ処置として働らきうる。 ただし、メモリアドレス・レジスタ２４０は、
メモリアドレス・レジスタ２３０と異なり、
MSB（most significant bit）１ビツトを無効に
するゲートが付加されており、プログラムにより
制御される。 音声検出回路１１０は端子４１０から入力され
るPCM音声信号と端子４００から入力される
PCMチヤンネル番号信号とから対応するPCMチ
ヤンネルに音声があるか否かを検出し出力する。
また、アサイメント・レジスタ変更回路３２０は
通常端子４００から入力されるPCMチヤンネル
番号信号を単に通過させアサイメント・レジスタ
１３０をアクセスするが、新規接続レジスタ３０
０が更新されると、入力されるPCMチヤンネル
番号信号と、新規接続レジスタ内３００のPCM
チヤンネル番号が一致した時に、新規接続レジス
タ３００内のDSIチヤンネル番号をアサイメン
ト・レジスタ１３０に書込む機能を有している。
アサイメン・レジスタ変更回路３２０の詳細は後
述する。 端子４００から入力されるPCMチヤンネル番
号信号は768kHz（96ch×8kHz）であり、端子４
５０から入力されるクロツク周波数を、
4.608MHz（6step×96ch×8kHz）とすれば、順
次プログラム読出回路２００が６回出力を変える
毎に（換言すれば、プログラムが６ステツプ進む
毎に）PCMチヤンネル番号信号が変わるように
同期化することはこれ等の信号が同一装置内で発
生されるので、基本周波数をこれ等の公倍数とな
るクロツク発生源を持たせることにより容易に実
現できる。 プログラムメモリ２１０には第５図に示すよう
なプログラムを入れておく。第５図はデータ処理
回路２２０で行う処理のみを記述している。ここ
にＡはデータ処理回路２２０の内部レジスタとす
る。 アサイメント・レジスタの内容を示す表と、そ
の逆対応表とを作るルーチンの動作説明を第６図
のタイムチヤートを利用して説明する。 後述するように、前のアサイメント・フレーム
の終了までにデータメモリ２８０の０番号から46
番地までは０を書き込んでクリヤする必要があ
る。 まず、端子４３０に第1PCMフレーム同期信号
（第６図のFRAMESYNC）が入力されると、順
次プログラム読出回路２００はリセツトされ、プ
ログラムメモリ２１０へ０を出力する。このた
め、プログラムメモリ０番地の内容、つまり、第
５図に示すＡ＝０が命令として出力され、データ
処理部２２０で実行される。端子４３０の第
1PCMフレーム同期信号は第1PCMフレームが始
まる直前に切れ、第1PCMフレーム開始時から順
次プログラム読出回路２００は端子４５０から入
力されるクロツク信号に従つて動作を始める。 まず第５図より第１ステツプでＡ＝１となる。
これは端子４００から入力されるPCMチヤンネ
ル番号信号と同じであり、これをメモリアドレ
ス・レジスタ２３０及びメモリデータ・レジスタ
２６０に取り込む。 第２図ステツプでは音声検出回路１１０の出力
をMSB（最上位ビツト）とし、アサイメント・
レジスタ変更回路３２０を通過したPCMチヤン
ネル番号によりアクセスされたアサイメント・レ
ジスタ１３０の出力（対応するDSIチヤンネル番
号）を下位ビツトとしたデータを、データ取り込
みゲート２９０を介してデータ処理回路２２０へ
ロードする。このデータはデータ処理回路２２０
の出力に現われるため、メモリデータ・レジスタ
２５０およびメモリアドレス・レジスタ２４０に
取り込まれる。この時、メモリアドレス・レジス
タ２４０のMSBは、プログラムメモリ２１０の
出力である命令語の一部からマスク指令を受け無
効（強制的に０とする）にされる。つまり、メモ
リアドレス・レジスタ２４０には音声検出回路１
１０の出力は取り込まれない。 第３ステツプでは、データ処理回路２２０は演
算を行なわない。PCM1チヤンネルあたり６ステ
ツプのプログラムが実行できることから、PCM
チヤンネルとデータ処理回路との同期を取る目的
で置かれたステツプである。また、この時に、デ
ータメモリ２７０及び２８０は書き込み指令を受
け、各々メモリアドレス・レジスタ２３０の内容
（PCMチヤンネル番号が入力されている）が示す
アドレスにメモリデータ・レジスタ２５０の内容
（音声検出回路１１０の出力及びDSIチヤンネル
番号が入力されている）を、また、メモリアドレ
ス・レジスタ２４０の内容（DSIチヤンネル番号
が入力されている）が示すアドレスにメモリアド
レス・レジスタ２４０の内容（PCMチヤンネル
番号が入力されている）を書き込まれる。 第４ステツプではイミデイエイト（プログラム
から直接）に数値96をデータ処理回路２２０へロ
ードする。 第５ステツプではデータ処理回路２２０はＡが
96より小さいか否かをテストし、PCMチヤンネ
ル番号が96まで進んだかどうかをチエツクする。
チエツク結果はフラグ情報として順次プログラム
読出回路２００へ伝えられる。 第６ステツプでは順次プログラム読出し回路２
００は第５ステツプでデータ処理回路２００から
伝えられたフラグ情報をもとにして、Ａが96より
小であつた場合つまり、今の場合第７ステツプ目
では、１番地にジヤンプすることになる。 第７ステツプ以降、このループが実行され、順
次プログラム読出し回路２００の出力は第６図の
SEQに示すように、アサイメント・フレーム内
の第1PCMフレームの間ループを実行し、第
2PCMフレームから本発明のプロセツサによる
DSIチヤンネル割当のための処理動作（アサイメ
ント・プロセツジング）、つまりプログラムメモ
リ２１０の第７番地以降のプログラム実行に移
る。この結果、データメモリ２７０はPCMチヤ
ンネル番号でアクセスすると対応するDSIチヤン
ネル番号と該当PCMチヤンネルに音声があるか
否かを出力し、データメモリ２８０はDSIチヤン
ネル番号でアクセスすると、対応するPCMチヤ
ンネル番号が得られる。つまり、データメモリ２
７０はアサイメント・レジスタ１３０のコピーと
なり、データメモリ２８０はアサイメント・レジ
スタ１３０の逆対応表となる。この状況を第７図
および第８図に示す。 注意すべきことは、PCMチヤンネルとDSIチヤ
ンネルとの間に接続がない場合の逆変換表におけ
る表現がどのようになるかと言う問題と、DSIチ
ヤンネルに空きが生じた場合の問題である。ま
ず、前者の問題は先に述べたように、アサイメン
トレジスタ内では非接続PCMチヤンネルに対し
て０が格納されているため、逆変換表では０番地
に非接続PCMチヤンネル番号が縮退されて表わ
れるが、このようなものは通常使用しないので問
題はない。後者の場合、先に述べたように、前の
アサイメントフレームの終りの方でデータメモリ
２８０はすべて０にクリヤされているため、非接
続DSIチヤンネルがあると、データメモリ２８０
のそのDSIチヤンネル番号のアドレスの位置に上
記の処理では何も書き込まれないため０が残り、
不都合は生じない。 以下に本発明のプロセツサによるDSIチヤンネ
ル割当のための処理動作（アサイメント・プロセ
ツシング）を簡単に説明する。新規割当要求
PCMチヤンネルは１アサイメント・フレームで
１チヤンネルだけしかDSIチヤンネルに接続でき
ない。このためアサイメント・プロセツサは複数
個の新規割当要求PCMチヤンネルがある場合は
待ち合わせを行ない、以下の機能を行なう必要が
ある。 待ち合わせ中にインアクテイブになつた
PCMチヤンネルは待ち合わせ行列から除かれ
る。 待ち合わせ行列では最初に到着したものほど
割当の優先順位を高くする。 新たに生じた新規割当要求PCMチヤンネル
を待ち合わせ行列に追加する。ただし待ち合わ
せ行列全体の長さは４まででよい。 待ち合わせ行列は第７図に示すように、データ
メモリ２７０の高位アドレス部（アドレス９７〜
１００）を用いて実現できる。待ち合わせ中の
PCMチヤンネル番号でデータメモリ２７０をア
クセスして、その出力データをチエツクすること
で判定でき、MSB（音声検出器１１０の出力が
格納されている）が０である場合、つまり、イン
アクテイブになつた場合、そのPCMチヤンネル
を待ち合わせ行列から除外し、行列を前方へつめ
る。行列を前方へつめ寄せる操作は上記第２の機
能と合わせて処理でき、行列全体が４の長さでよ
いため約100ステツプのプログラムステツプで実
行できる。 新たに生じた新規割当要求PCMチヤンネルを
検出するにはデータメモり２７０を１番地から96
番地までサーチし、データメモリ２７０の出力の
MSB（音声検出回路１１０の出力が格納されて
いる）が１であり、その他の下位ビツト（DSIチ
ヤンネル番号が格納されている）がすべて０であ
るデータを格納しているPCMチヤンネル番号を
検出しかつそのチヤンネル番号がすでに待ち合わ
せを行なつている待ち合わせ行列内のデータと一
致しないことをチエツクして待ち合わせ行列に加
える。全体としての待ち合わせ行列の長さが４に
なるか、新規割当要求PCMチヤンネルの検出を
行なうサーチがPCM96チヤンネルまでチエツク
し終るまで行なう。このプログラムを実行するた
めに必要な動的ステツプ数は最悪の場合を考える
と、約900ステツプ程度必要となる。 よつて新規割当要求PCMチヤンネルの検出及
び管理はアサイメントフレーム中の最悪の場合で
も第２、第3PCMフレーム中には実行できる。 割当可能DSIチヤンネル番号の選出を行なうに
は以下の処理が必要である。 非接続DSIチヤンネルの検出 インアクテイブなDSIチヤンネルの検出 非接続DSIチヤンネルまたはインアクテイブな
DSIチヤンネルを検出し、選出するにはデータメ
モリ２７０および２８０を利用して実現できる。
データメモリ２８０を１番地から46番地（DSIチ
ヤンネル番号に相当）までサーチし、データメモ
リ２８０の出力はアドレスとして与えられるDSI
チヤンネル番号と対応するPCMチヤンネル番号
であるから、これが０であると該当するDSIチヤ
ンネル番号は非接続を意味し、非接続DSIチヤン
ネルの検出ができる。これに対しデータメモリ２
８０の出力が非零であれば、アドレスとして与え
られるDSIチヤンネル番号はデータメモリ２８０
の出力である番号のPCMチヤンネルと接続され
ており、このDSIチヤンネルがインアクテイブか
否かは、データメモリ２８０の出力数値でデータ
メモリ２７０をアクセスし、データメモリ２７０
の出力のMSB（音声検出回路１１０の出力が格
納されている）が０か否かを調べればよい。これ
が０であれば、インアクテイブなDSIチヤンネル
が検出されたことになる。非接続DSIチヤンネル
もしくはインアクテイブなDSIチヤンネルを検出
できた時、もしくはDSIのすべてのチヤンネル
（46チヤンネル分）をサーチし終つた時このステ
ツプは終了する。この処理は最悪の場合でも約
600ステツプ（約1PCMフレーム分）で実行で
き、第4PCMフレームの間にはDSIチヤンネル選
出ルーチンが終了できる。 DSIチヤンネルとPCMチヤンネルの割当機能は
次のように行なう。 DSIチヤンネルが選出され、新規割当要求
PCMチヤンネルが待ち行列中に存在する場
合、選出されたDSIチヤンネルと新規割当要求
PCMチヤンネルの一つの組合せを決定でき
る。 DSIチヤンネルが選出されないか、新規割当
要求PCMチヤンネルが存在しない場合、送信
側DSI装置はアサイメントレジスタ１３０の内
容を受信側へ送信して送受信間に誤動作が発生
した時も、その誤動作が連続しないようにする
リフレツシユ動作を行なう必要があり、データ
メモリ２８０内の内容から現状の割当を示した
一組のPCMチヤンネルとDSIチヤンネルを選び
新規割当とする。 このルーチンは約100ステツプ以内には終了で
きる。これ等の新規割当が決定される時点は、新
規割当要求PCMチヤンネルの管理や非接続もし
くはインアクテイブDSIチヤンネルの選出などに
おけるプログラムの流れによつて異なつてくる。 このため、決定された新規割当データは端子４
４０から入力される新規割当出力タイミング信号
が順次プログラム読出回路２００に入力されるま
で待つた後、新規接続レジスタ３００に転送され
る。新規接続レジスタ３００へ入力された割当情
報は割当情報伝送回路３１０により受信側DSI装
置へ伝送され、また、新規接続レジスタ３００の
内容のPCMチヤンネルデータ部と端子４００か
ら入力されたPCMチヤンネル番号が一致した
時、新規接続レジスタ３００の内容のDSIチヤン
ネルデータをアサイメント・レジスタ変更回路３
２０を用いてアサイメント・レジスタ１３０に書
込み（新規割当）、また、新規接続レジスタ３０
０の内容のDSIチヤンネルデータとアサイメン
ト・レジスタ１３０の出力が一致した時、アサイ
メント・レジスタ変更回路３２０を用いてアサイ
メント・レジスタ１３０に０を書込む。（旧割当
解除） 残る時間にアサイメントプロセツサが行なわな
ければならない処理は、次のアサイメント・フレ
ームのための準備、つまりデータメモリ２８０の
クリヤである。これはデータメモリ２８０を１番
地から46番地までアクセスし、０を書き込むだけ
でよく、プログラムは300ステツプ以下で実現で
きる。 以上、アサイメント・フレームで実行すべき処
理をまとめると次のようになる。

【表】 第４図において、参照数字３２０で示されるア
サイメント・レジスタ変更回路の具体例を第９図
に示す。第９図に示すアサイメント・レジスタ変
更回路は新規接続レジスタ３００、アサイメン
ト・レジスタ１３０、選択回路３２０１、一致回
路３２０２および３２０３、ゲート回路３２０
４，３２０５および３２０６、ゼロ入力端子３２
０７、PCMチヤンネル番号入力端子４００およ
びタイミング信号入力端子３２１０からなつてい
る。 端子３２１０から入力されるタイミング信号は
アサイメント・レジスタ１３０の書換えを許可す
る1PCMフレーム間以外はオフであるため、アサ
イメント・レジスタ１３０の書込許可端子Ｗへは
他のPCMフレームに出力されることはない。タ
イミング信号がオンになるPCMフレームは割当
情報の伝送方式などにより決定され、便宜上ここ
では第4PCMフレームとする。従つて、アサイメ
ント・フレーム中、第4PCMフレーム以外の時間
アサイメント・レジスタ１３０は、端子４００か
ら入力されるPCMチヤンネル番号信号でアクセ
スされることになる。新規接続レジスタ３００は
前のアサイメント・フレームの第5PCMフレーム
で新規割当情報が転送されている。新規割当情報
は先にも述べたように、一組のPCMチヤンネル
番号とDSIチヤンネル番号および、これ等のPCM
チヤンネルとDSIチヤンネルとの間を接続するか
（オン）または切断するか（オフ）ということを
示すモード情報からなる。 第4PCMフレームにおいて、モード情報がオン
の場合について先に説明する。端子４００から入
力されたPCMチヤンネル番号信号と新規接続レ
ジスタ３００中のPCMチヤンネル番号部とは一
致回路３２０３により比較され、新規接続要求
PCMチヤンネルのタイムスロツトが到着する
と、一致信号が出力される。ゲート３２０４では
モード情報がオンかつ一致回路３２０３の出力が
オンであるため、選択回路３２０１の選択信号入
力端子はオンとなる。選択回路３２０１は選択信
号がオンの時新規接続レジスタ３００のDSIチヤ
ンネル部を選択し、選択信号がオフの時、端子３
２０７から入力されたゼロを選択するため、アサ
イメント・レジスタ１３０のデータ入力端子DI
へは新規接続DSIチヤンネル番号が伝えられる。
また、この時、一致回路３２０３の出力はゲート
３２０５及び３２０６を通過するため、アサイメ
ント・レジスタ１３０では端子４００から入力さ
れた新規割当要求PCMチヤンネル番号のアドレ
ス位置に新規接続DSIチヤンネル番号を書き込ま
れることになる。さらに、アサイメント・レジス
タ１３０の出力、つまりDSIチヤンネル番号と、
新規接続レジスタ３００のDSIチヤンネル番号部
とは一致回路３２０２により比較され、これ等が
一致するDSIチヤンネルを検出したら、その時の
PCMチヤンネル番号とDSIチヤンネル番号は前の
アサイメントフレームまでは接続されていたもの
で現在のアサイメントフレームで新規接続を行な
うために切断を行なう必要のあるものである。こ
の時、一致回路３２０３の出力は通常オフである
ため、ゲート３２０４を閉じ、選択回路３２０１
へ端子３２０７から入力されているゼロの値を選
択している。一方、一致回路３２０２の出力はオ
ンであり、ゲート３２０５および３２０６を通し
てアサイメント・レジスタ１３０の書込指令端子
Ｗに信号を与える。このため、アサイメント・レ
ジスタ１３０の該当するPCMチヤンネル番号ア
ドレスにはゼロが書き込まれ切断が実行できる。 次にモード情報がオフの場合を説明する。この
ような状況は先に述べたリフレツシユを行う場合
に必要となり、また、本発明の実施例には直接関
係はないが、先に説明したオーバーロード・チヤ
ンネルを使用するDSI装置における、オーバーロ
ード・チヤンネルの切断などに必要となる。この
場合、新規接続レジスタ３００内に蓄えられた
PCMチヤンネル番号とDSIチヤンネル番号を切断
すればよく、モード情報がオンの場合と異なるの
は、一致回路３２０３がオンとなり、該当PCM
チヤンネルのタイムスロツトに来たことを知らせ
た時、アサイメント・レジスタ１３０へ新規接続
レジスタ３００に蓄えられているDSIチヤンネル
番号を書き込むのではなく、ゼロを書き込めばよ
い。これはゲート３２０４がモード情報により常
にオフとなつているため選択回路３２０１は端子
３２０７から加えられているゼロの値を選択して
いるため実現できる。 以上のように、本発明によると、第1PCMフレ
ームにおいてアサイメント・レジスタのコピーと
その逆対応表が生成でき、このことにより続いて
実行される割当決定が容易に実現できる。 さらに本発明によれば、割当決定を含む種々の
アサイメントプロセスを１つのハードウエアで実
現でき、外部に特別な回路を必要とせず、アサイ
メント・プロセツサの規模を従来のものと比べ小
型化できる。 また、本発明はプログラムにより制御されるア
サイメント・プロセツサであるため、故障診断な
どには故障診断用プログラムを用意することで容
易に実現でき、また、DSIアサイメント・プロセ
スを行なううえで、動作ステツプに余裕があれば
リアルタイムで自己診断を行なうこともできる。 本発明において、アサイメント・プロセツサの
プログラム実行速度を1PCMチヤンネル当り６ス
テツプとしたが、これは本質的ではなく、第４図
において、さらに高速な順次プログラム読出し回
路、より高速なプログラムメモリ、より高速なデ
ータ処理回路を用いれば、プログラム実行速度は
さらに向上し、本発明の実施例では扱わなかつた
オーバーロード・チヤンネルの管理をも含むDSI
装置が実現できる。 また、本発明において、第４図の参照数字２４
０で示されるメモリアドレス・レジスタはMSB
をマスクすることが必要であつたが、データメモ
リ２８０の容量を小さくして、メモリアドレス・
レジスタ２４０のMSBはメモリ２８０のアドレ
ス部に接続されていないようにすることでもよ
い。

【図面の簡単な説明】

第１図は一般的DSI送受信装置の図、第２図は
第１図のアサイメントレジスタ１３０の内容を示
す図、第３図ａおよびｂは第１図のPCMチヤン
ネル２とDSIチヤンネル３との対応を示す図、第
４図は本発明の一実施例を示す図、第５図は第４
図のプログラムメモリ２１０に格納されるプログ
ラムの一部のフローチヤート、第６図は第４図の
動作タイミング図、第７図は第４図のデータメモ
リ２７０の内容を示す図、第８図は第４図のデー
タメモリ２８０の内容を示す図および第９図は第
４図のアサイメント・レジスタ変更回路の具体例
を示す図である。 第４図において、２００……順次プログラム読
出し回路、２１０……プログラムメモリ、２２０
……データ処理回路、２３０および２４０……メ
モリアドレス・レジスタ、２５０および２６０…
…メモリデータ・レジスタ、２７０および２８０
……データメモリ、２９０……データ取り込みゲ
ート、３００……新規接続レジスタ、３１０……
割当情報伝送回路、３２０……アサイメント・レ
ジスタ変更回路、１３０……アサイメント・レジ
スタ、１１０……音声検出回路、４００……
PCMチヤンネル番号入力端子、４１０……PCM
音声入力端子、４２０……DSIチヤンネル番号出
力端子、４３０……第1PCMフレーム同期信号入
力端子、４４０……新規割当出力タイミング信号
入力端子、４５０……クロツク信号入力端子。

Claims (1)

1. 【特許請求の範囲】 １ 多重化された入力パルス符号変調信号から音
   声検出器により各パルス符号変調チヤンネルに音
   声があるか否かを検出し、前記入力パルス符号変
   調チヤンネルと出力デイジタル音声挿入用チヤン
   ネルとの対応を示す割当レジスタによつて音声の
   存在する入力パルス符号変調チヤンネルを出力デ
   イジタル音声挿入用チヤンネルに接続するデイジ
   タル音声挿入装置におけるパルス符号変調チヤン
   ネルとデイジタル音声挿入用チヤンネルとの新し
   い割当を決定するデイジタル音声挿入用プロセツ
   サにおいて、 順次プログラム読出し回路と、この順次プログ
   ラム読出し回路に接続されたプログラムメモリ
   と、このプログラムメモリに接続されたデータ処
   理回路と、このデータ処理回路に接続され、前記
   プログラムメモリの出力により、アドレス設定お
   よびデータ設定が行なわれる第１および第２のデ
   ータメモリと、前記データ処理回路に接続された
   新規接続レジスタと、前記音声検出器および前記
   割当レジスタの出力を前記データ処理回路に取り
   込む手段と、前記新規接続レジスタの内容に従つ
   て前記割当レジスタを変更する手段とを有し、ア
   サイメントフレーム毎に前記データ処理回路を介
   し、前記第１のデータメモリにはパルス符号変調
   チヤンネル番号でアドレス指定したときデイジタ
   ル音声挿入用チヤンネル番号が出力されるように
   前記割当レジスタの内容を書き込みかつ前記第２
   のデータメモリには前記デイジタル音声挿入用チ
   ヤンネル番号でアドレス指定したとき前記パルス
   符号変調チヤンネル番号が出力されるように前記
   割当レジスタの内容を取り込みこれらの操作を同
   時に行なうことを特徴とするDSIデイジタル音声
   挿入用プロセツサ。