JPS6148301B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデイジタル音声（Digital Speech
Interpolation―DSI）装置用のプロセツサに関す
る。 通常の電話による会話では、一方が話している
間他方は聴いているだけであり、両者が共に黙つ
ている時間も多い。従つて、伝送路は時間平均で
みると、約1/2以下の時間しか利用されていな
い。このような事実を利用してDSI装置では音声
の存在する部分だけを伝送することにより伝送路
の使用効率を高め、既存のPOM回線の容量を約
２倍にしている。DSI装置の理論は刊行物
“Digital Speech Interpolation”COMSAT
TECHNICAL REVIEW，Vol.6，No.１，Spring
1976”に詳しく述べられている。 このようなDSI装置の構成を第１図に示す。参
照番号１は送信側DSI装置、参照番号２は受信側
DSI装置を示す。送信側DSI装置１は音声検出器
１１０、送信用音声メモリ１２０、送信用アサイ
メント・レジスタ１３０およびアサイメント・プ
ロセツサ１４０からなり、PCMチヤンネル２を
DSIチヤンネル３へ圧縮し、PCMチヤンネル２と
DSIチヤンネル３との間の新規接続情報を割当情
報信号線４を介して受信側DSI装置へ送信する。
受信側DSI装置２は割当情報受信器１５０、受信
側アサイメント・レジスタ１６０および受信側音
声メモリ１７０からなり、DSIチヤンネル３と割
当情報信号線４とからPCMチヤンネル５にPCM
チヤンネル２の状態を再生する。 送信側DSI装置１では、入力PCMチヤンネル２
の信号のうち音声のあるチヤンネルだけが送信側
アサイメント・レジスタ１３０の制御のもとに送
信側音声メモリ１２０へ書き込まれ、DSIチヤン
ネル３の信号として読み出される。送信側アサイ
メント・レジスタ１３０はPCMチヤンネル番号
とDSIチヤンネル番号との対応関係を示すもので
ある。説明の都合上送信側アサイメント・レジス
タ１３０が第２図に示すような対応関係を有する
とすると、PCMチヤンネル２とDSIチヤンネル３
との間の関係は第３図に示すようになる。つま
り、PCMチヤンネル番号１にDSIチヤンネル番号
２、PCMチヤンネル３にDSIチヤンネル番号１、
PCMチヤンネル番号４にDSIチヤンネル番号３が
割当てられているとする。このとき例えば、
PCMチヤンネル番号７が音声あり（以下アクテ
イブと称する）となつた場合、音声検出器１１０
はPCMチヤンネル番号７がアクテイブであるこ
とを検出する。アサイメント・プロセツサ１４０
はアクテイブではないDSIチヤンネル番号を探し
（第２図の場合、DSIチヤンネル番号４となる）、
新規接続を決定し、割当情報として送出しかつ送
信側アサイメント・レジスタ１３０を書換える。
割当情報は接続か切断かを示す部分、PCMチヤ
ンネル番号部およびDSIチヤンネル番号部からな
つている。 受信側DSI装置２では受信側アサイメント・レ
ジスタ１６０の内容は割当情報受信器１５０によ
り受信された割当情報に従つて更新され、送信側
アサイメント・レジスタ１３０の内容に追随す
る。この結果、受信DSI信号は送信側で行なつた
操作の逆操作により出力PCM信号を得る。 DSIチヤンネルに接続されているPCMチヤンネ
ル番号はアクテイブでなくなつてもアサイメン
ト・プロセツサ１４０がDSIチヤンネルを他の
PCMチヤンネルに割当てないかぎり接続された
まま残る。 DSIチヤンネル数は固定しているため、時とし
てDSIチヤンネル数以上のPCMチヤンネル番号が
アクテイブとなり、音声の最初の部分が伝送でき
ないことが生ずる。この事態は一時的にPCMワ
ード（PCMの一標本値）の精度を８ビツトから
７ビツトもしくは６ビツトに劣化させ、仮想的に
DSIチヤンネル数を増加させることで大幅に改善
される。例えば、第３図ａのように、PCMチヤ
ンネル番号数が８で同図ｂのように、DSIチヤン
ネル数が４である場合、DSIチヤンネルで伝送さ
れるPCMワードをすべて６ビツトとすれば、総
計で８ビツト余り、このためDSIチヤンネルを新
たに１つ増加させることができる。DSI装置は通
常RCM60チヤンネル以上を対象とする装置であ
る。例えば、PCM24の４回線からなる96チヤン
ネルをDSI48チヤンネルに圧縮するシステムでは
PCMワードを７ビツト伝送にすることにより新
たな６チヤンネルが生成でき、６ビツト伝送とす
ることにより更に新たな６チヤンネルを付け加え
ることができる。これ等の新たに付加できるチヤ
ンネルをそれぞれオーバーロード（過負荷）１チ
ヤンネル（以下OL1CH）と略す）およびオーバ
ーロード２チヤンネル（以下OL2CHと略す）と
呼ぶ。これに対し、元来のDSIチヤンネルをノー
マル・チヤンネル（以下NCHと略す）と呼ぶこ
とにする。 オーバーロード・チヤンネルが使用されている
と、伝送されるPCMワードの精度が悪いため
に、アサイメント・プロセツサ１４０は、NCH
に音声なし（以下インアクテイブと略す）なチヤ
ンネルが存在し、新規接続要求がない場合、
PCMワードの精度を上げるためにオーバーロー
ド・チヤンネルに接続されていたPCMチヤンネ
ルを前記インアクテイブなNCHに再割当を行う
必要がある。 これ等の対象を講じても、アクテイブであるに
もかかわらず、DSIチヤンネルに割当てられない
PCMチヤンネルが存在することもある。単位時
間におけるアクテイブなPCMチヤンネルに対す
る割当てられないPCMチヤンネルの割合を締出
率と呼ぶが、異常に高い締出率をDSI装置が示し
ている場合、このことを外部に知らせることもア
サイメント・プロセツサ１４０の付加的機能であ
る。 割当情報は数フレームに１度送るだけでよく、
DSI装置の最も重要な利用分野の一つである
TDMA衛星通信などに適合するように６フレー
ムを１つのアサイメント・フレームとするのも一
つの方法である。 以上に説明したアサイメント・プロセツサ１４
０の機能をまとめると、 (1) 新規割当要求PCMチヤンネルの受け付け。 (2) インアクテイブDSIチヤンネルの検出。 (3) オーバーロード・チヤンネルの管理。 (4) 新規割当の決定。 (5) 締め出し率等統計データの整理。 (6) 以上の機能を６フレーム以内にPCM等の周
辺回路と同期して行なうこと。 従来のDSI装置は上述の種々の機能を果す専用
ハードウエアを組み合わせて実現されているかミ
ニコンピユータを利用して実現されている。専用
ハードウエアで実現した場合、上述の多くの機能
を実現する必要性から装置規模は大きくかつ複雑
となり、しかも生産時に要する初期調整時間や故
障時における修復時間が長くなる欠点を有してい
る。また、ミニコンピユータを利用する構成は、
上記専用ハードウエアで実現する構成の欠点を軽
減できるという利点を持つているが、処理速度の
点で不充分であり、上記アサイメント・プロセツ
サの上記機能(1)，(2)および(3)の機能の多くはまだ
専用ハードウエアによつて実現されており、新規
割当の決定などの部分のみをミニコンピユータで
実現しているため規模も専用ハードウエアと比べ
それほど小さくない。また、専用ハードウエアの
みで実現する場合およびミニコンピユータを利用
する場合のいずれでも上記アサイメント・プロセ
ツサの機能(1)，(2)は専用ハードウエアで行なうこ
とになり、専用ハードウエアの複雑さと機能効果
の妥協として新規割当要求PCMチヤンネルの受
け付けはPCMチヤンネル番号の若い方から順に
行なわれており、また利用可能なDSIチヤンネル
番号の選出も現在接続されているPCMチヤンネ
ル番号の若いものから順に調べられている。この
結果新規割当要求PCMチヤンネルの受け付けは
PCMチヤンネル番号の若い方が優先順位が高
く、また、PCMチヤンネル番号の若い方のチヤ
ンネルは、一度DSIチヤンネルに接続されても、
PCMチヤンネル番号の高い方のチヤンネルに比
べ不活性になるとすぐに他の割当のために割当解
除され、PCMチヤンネル番号によつて不公平な
サービスが行なわれている。 本発明の目的はマイクロプロセツサなどにより
上述の機能(1)，(2)を果すDSIのアサイメント・プ
ロセツサを構成することにより規模の小さな故障
診断の行いやすいDSI用プロセツサを提供するこ
とにある。 本発明の他の目的はPCMチヤンネルの配列順
序に依存せず全てのPCMチヤンネルに対し公平
な割当サービスを行なうDSIアサイメント・プロ
セツサを提供することにある。 本発明のプロセツサは中央処理回路と、この中
央処理回路のデータバスに接続された新規接続要
求パルス符号変調チヤンネルレジスタと、前記中
央処理回路のデータバスに接続された利用可能デ
イジタル音声挿入用チヤンネルレジスタと、前記
中央処理回路のデータバスに接続された新規接続
レジスタと、前記中央処理回路のデータバスに前
記音声検出器の出力および前記割当レジスタの出
力を取り込む手段と、前記新規接続レジスタの情
報により前記割当レジスタを更新する手段と、一
組のパルス符号変調チヤンネルと音声挿入用チヤ
ンネルの組合せを決定する各周期において前記新
規接続要求パルス符号変調チヤンネルレジスタお
よび前記利用可能音声挿入用チヤンネルレジスタ
に対し多重化パルス符号変調チヤンネルの一周期
だけ書き込みを許可し一組のパルス符号変調チヤ
ンネルと音声挿入用チヤンネルの組合せを決定す
る各周期毎に前記書込み許可を開始する時刻を１
パルス符号変調チヤンネル分ずつ遅らせ多重化さ
れたパルス符号変調チヤンネル数分だけ遅れると
多重化されたパルス符号変調チヤンネル数分前記
許可開始時刻を早める時間窓発生器と、前記アサ
イメントレジスタの出力および前記音声検出回路
の出力および前記時刻窓発生器の出力から新規に
接続を要求しているパルス符号変調チヤンネル番
号を前記新規接続要求パルス符号変調チヤンネル
レジスタに取り込む手段と、前記割当レジスタの
出力と前記音声検出回路の出力と前記時刻窓発生
器の出力とに基づいて利用可能な音声挿入用チヤ
ンネル番号を前記利用可能音声挿入用チヤンネル
レジスタに取り込む手段とから構成されている。 本発明の一実施例を第４図を参照して説明す
る。第４図のDSI用プロセツサは、中央処理回路
４００、新規接続要求PCMチヤンネルレジスタ
４１０、利用可能DSIチヤンネルレジスタ４２
０、新規割当レジスタ４３０、音声検出回路１１
０、アサイメント・レジスタ１３０、データ書込
みゲート４４０、割当レジスタ変更回路４５０、
時刻窓発生器４６０、レジスタタイミング発生回
路４７０、PCM音声入力信号端子４８０、PCM
チヤンネル番号入力信号端子４９０、DSIチヤン
ネル番号出力信号端子５００、リセツト信号端子
５１０、新規接続タイミング信号入力端子５２０
およびアサイメントメツセージ出力端子５３０を
備えている。 第４図において、音声検出回路１１０は、特許
公告昭和49年第120317号に詳しく述べられてお
り、中央処理回路４００も刊行物「Advanced
Micro Devices The Am2900Family Date Book
P.43，1976」に詳しく述べられている。また、ア
サイメント・レジスタ１３０は第２図に示したよ
うに、アドレスにPCMチヤンネル番号を入力し
たとき該PCMチヤンネルが接続されているDSIチ
ヤンネル番号を出力するランダムアクセスメモリ
からなつておりあるPCMチヤンネルがDSIチヤン
ネルと接続されていないことは、対応するアサイ
メント・レジスタ１３０のアドレス位置が０にな
つていることで他と区別される。 また、新規接続要求PCMチヤンネルレジスタ
は４つ以上のデータが書き込み順に読み出せる構
成のメモリ（First In First Outメモリ）であり
刊行物「Monolithic Memories 57401／67401 64
×4FIFO SERIAL MEMORY，Oct.1976」に詳
しく述べられている。 第４図では、PCM96チヤンネルをDSI48チヤン
ネルに圧縮するDSI用プロセツサを例示し、オー
バーロードDSIチヤンネルは、ノーマルDSIチヤ
ンネルと区別しやすくするため、OL1（７ビツト
オーバーロード・チヤンネル）のチヤンネル番号
は65から70に、OL2（６ビツトオーバーロード・
チヤンネル）のチヤンネル番号は97から102まで
とする。このようにすればDSIチヤンネル番号の
ビツト７が１でビツト６が０であればOL1に属
し、同様にDSIチヤンネル番号のビツト７が１で
ビツト６が１であればOL2に属することが容易に
判別できる。 利用可能DSIチヤンネル・レジスタ４２０は後
述する３つのレジスタすなわち、利用可能ノーマ
ルDSIチヤンネルを蓄えるレジスタ、利用可能
OL1DSIチヤンネルを蓄えるレジスタおよび利用
可能OL2DSIチヤンネルを格納するレジスタを有
している。 中央処理回路４００の演算能力は、1PCMチヤ
ンネル・タイムスロツトに６ステツプの動作を行
なえるものとする（4.5MHz動作が可能）。 利用可能DSIチヤンネル・レジスタ４２０、ア
サイメント・レジスタ変更回路４５０、時刻窓発
生器４６０およびレジスタ・タイミング発生回路
４７０の詳細は後述する。 次に、第４図を参照して本発明を詳しく説明す
る。まず、端子５１０には毎アサイメント・フレ
ームの始まりに同期してリセツト信号が入力さ
れ、中央処理回路４００にアサイメント・フレー
ムの始まりを知らせ割当プログラムが起動され、
同時に時刻窓発生回路４６０に動作開始許可司令
を与え、新規接続要求PCMチヤンネル・レジス
タ４１０および利用可能DSIチヤンネル・レジス
タ４２０をクリヤする。以下第2PCMフレームま
で中央処理回路４００と時刻窓発生回路４６０と
は並列に動作するので、中央処理回路４００の動
作から先に説明する。端子５１０から入力された
リセツト信号により中央処理回路４００はデータ
取り込みゲート４４０を開き、アサイメント・レ
ジスタ１３０および音声検出回路１１０の出力を
内部メモリに取り込む。音声検出回路１１０は端
子４８０から入力されるPCM音声入力信号と端
子４９０から入力されるPCMチヤンネル番号信
号とから入力されるPCMチヤンネル番号信号に
同期して対応するPCMチヤンネルの音声の有無
を出力する。 また、アサイメント・レジスタ変更回路４５０
は第１、第2PCMフレームでは端子４９０から入
力されるPCMチヤンネル番号信号をそのままア
サイメント・レジスタ１３０に伝えるため前述し
たように、アサイメント・レジスタ１３０は端子
４９０から入力されるPCMチヤンネル番号信号
に同期して対応するPCMチヤンネルが接続され
ているDSIチヤンネル番号を出力する。このた
め、中央処理回路４００は端子５１０からリセツ
ト信号を入力された時点からアサイメント・レジ
スタ１３０の出力データのMSB（Most
Significant Bit―最上位ビツト）側に音声検出回
路１１０の出力を付加して一つのデータとして、
取り込みゲート４４０を介して中央処理回路４０
０の内部メモリのアドレス１番地から書き込み始
める。中央処理回路４００は1PCMチヤンネル・
タイムスロツトあたり、６ステツプの動作が可能
であるから、前述のデータ取り込みゲート４４０
を介した中央処理回路４００の内部メモリへの書
込に６ステツプで完了させ、96回同じ処理を行な
うことにより中央処理回路４００の内部メモリの
１番地から96番地にPCMチヤンネル番号と対応
してアサイメント・レジスタ１３０の出力と音声
検出回路１１０の出力とが書込まれる。この処理
はアサイメント・フレーム中の第1PCMフレーム
の終了と同期して終わることになる。 第2PCMフレームでは、中央処理回路４００は
先のPCMフレームで書込んだ内部メモリの１番
地から96番地のデータを順次ロードして来て、音
声検出器出力であるMSBをマスクしかつ数値１
００を加えたものを新しいアドレスとしてそのア
ドレス位置にもとのデータの格納されていたアド
レスをデータとして書き込む。この結果、DSIチ
ヤンネル番号に100を加えて内部メモリアクセス
すると、該DSIチヤンネル番号に接続されている
PCMチヤンネル番号が出力されることになる。
後述するように、前アサイメント・フレームの第
5PCMフレームにおいて内部メモリのアドレス１
００からアドレス２０２までは０を書き込むた
め、あるDSIチヤンネルが使用されていない場合
は、そのDSIチヤンネル番号に100を加えたもの
で内部メモリをアクセスすると、０が出力される
ことになる。 なお、アドレス１００からアドレス１４６はノ
ーマルDSIチヤンネルに対応し、アドレス１６５
からアドレス１７０はOL1DSIチヤンネルに対応
し、アドレス１９７からアドレス２０２は
OL2DSIチヤンネルに対応する。 以上の処理は第1PCMフレームでの処理とほぼ
同程度であるから、第2PCMフレーム中に終了す
る。 この結果、中央処理回路４００の内部メモリは
第５図に示すようなデータが格納されることにな
る。 一方、時刻窓発生回路４６０は第1PCMフレー
ムと第2PCMフレームとの２フレーム区間に亘つ
て1PCMフレーム時間長分だけオン信号を出力す
るものでアサイメント・フレーム毎に時刻窓発生
回路４６０が出力される時点が1PCMチヤンネ
ル・タイムスロツトずつ遅れて来る。つまり、あ
るアサイメント・フレームでは時刻窓発生回路４
６０が出力を出す時点が第1PCMフレームにおけ
る第60PCMチヤンネル・タイムスロツトから
で、第2PCMフレームにおける第59PCMチヤンネ
ル・タイムスロツトまでであつたとすると、次の
アサイメント・フレームでは第1PCMフレームの
第61PCMチヤンネル・タイムスロツトから時刻
窓発生回路４６０が働らき出力し、第2PCMフレ
ームの第60PCMチヤンネル・タイムスロツトで
オフとなる。ただし、あるアサイメント・フレー
ムにおいて時刻窓発生回路４６０が出力を開始す
る時点が第1PCMフレームの第96チヤンネル・タ
イムスロツトであり、第2PCMフレームの第95チ
ヤンネル・タイムスロツトまで出力する場合は、
次のアサイメント・フレームにおける時刻窓発生
回路４６０の出力開始時点は最初にもどり、第
1PCMフレームの第1PCMチヤンネル・タイムス
ロツトからとなる。レジスタ・タイミング発生回
路４７０は時刻窓発生回路４６０の出力がオンで
ある場合に限り次のような動作を行なう。 レジスタ・タイミング発生回路４７０には時刻
窓発生回路４６０の出力の他に音声検出回路１１
０の出力およびアサイメント・レジスタ１３０の
出力が入力されており、前述したように、端子４
９０から入力されるPCMチヤンネル番号信号と
同期してそれぞれ対応するPCMチヤンネルに音
声のあるか否かを示す信号および接続DSIチヤン
ネル番号が出力されている。従つて、レジスタ・
タイミング発生回路４７０は時刻窓発生回路４６
０が働き出力を開始し、かつ音声検出器１１０の
出力が音声ありを示し、かつアサイメント・レジ
スタ１３０の出力がゼロである場合（つまり、対
応するPCMチヤンネルには音声があるにもかか
わらずまだDSIチヤンネルに接続されていないこ
とを示す）、新規接続要求PCMチヤンネル・レジ
スタ４１０にタイミング・パルスを出力する。こ
の結果、新規接続要求PCMチヤンネル・レジス
タ４１０には前記の音声があるにもかかわらず
DSIチヤンネルに接続されていないPCMチヤンネ
ルに対する端子４９０から入力されたPCMチヤ
ンネル番号が書き込まれる。このようなPCMチ
ヤンネルが複数個存在する場合は、複数個の
PCMチヤンネルが新規接続要求PCMチヤンネ
ル・レジスタ４１０に入力され、先にも述べたよ
うに新規接続要求PCMチヤンネル・レジスタ４
１０はFIFOメモリであるから最初に入力された
ものほど優先順位が高く記憶される。また、レジ
スタ・タイミング発生回路４７０は、時刻窓発生
回路４６０に出力がありかつ音声検出器１１０の
出力が音声なしを示し、アサイメント・レジスタ
１３０の出力が零でない場合（すなわち、対応す
るPCMチヤンネル番号は音声はないがDSIチヤン
ネルには接続されていることを示す）、利用可能
DSIチヤンネル・レジスタ４２０にタイミング・
パルスを出力する。この結果、利用可能DSIチヤ
ンネル・レジスタ４２０は音声がなくなつた
PCMチヤンネルに接続されているDSIチヤンネル
番号をアサイメント・レジスタ１３０から入力さ
れる。このとき、利用可能DSIチヤンネル・レジ
スタ４２０では、アサイメント・レジスタ１３０
の出力から、それがノーマルDSIチヤンネルか
OL1・DSIチヤンネルかOL2・DSIチヤンネルか
を判定して、利用可能DSIチヤンネル・レジスタ
４２０の内部の３つのレジスタ、すなわち、利用
可能ノーマルDSIチヤンネル用レジスタ、利用可
能OL1・DSIチヤンネル用レジスタおよび利用可
能OL2・DSIチヤンネル用レジスタのいずれかに
与える。これら３つの内部レジスタはそれぞれデ
ータが一つ書き込まれると、他のデータは受け付
けない。 以上の結果、新規接続要求PCMチヤンネル・
レジスタ４１０および利用可能DSIチヤンネル・
レジスタ４２０に与えられるPCMチヤンネル番
号およびDSIチヤンネル番号については時間窓発
生回路４７０の時間窓内で早期に条件と一致した
ものがレジスタ・タイミング発生回路４７０によ
り選択、決定され、時間窓発生回路４６０が働く
時点はアサイメント・フレーム毎に1PCMチヤン
ネルタイムスロツトずつ移動して行くため、これ
等レジスタに取り込まれる可能性のあるPCMチ
ヤンネル番号やDSIチヤンネル番号は優先順位が
毎アサイメント・フレームごとに変化することに
なり、平均的にはチヤンネル番号に依存した優先
順位はなくなる。 以上に本発明の中心となる第2PCMフレームま
での中央処理回路４００と時刻窓発生回路４６０
の動作を説明したが、以下割当処理の流れを簡単
に説明する。 一アサイメントフレームにDSI用プロセツサが
実行すべき事項を第2PCMフレームまでに行なう
ことを含めて概要を示すと次のようになる。

【表】 以下第3PCMフレームからの割当処理について
述べる。 新規接続要求PCMチヤンネルは１アサイメン
ト・フレームで１チヤンネルだけしかDSIチヤン
ネルに接続できない。このため、アサイメント・
プロセツサは複数個の新規接続要求PCMチヤン
ネルがある場合は、待ち合わせを行なう必要があ
る。新規接続PCMチヤンネル・レジスタ４１０
はFIFO機能を持つており、複数個の新規接続要
求PCMチヤンネル番号を優先順位をつけ蓄えて
いるが、アサイメント・フレーム毎に端子５１０
から入力されるリセツト信号により全てクリヤさ
れるため新規接続要求PCMチヤンネル・レジス
タ４１０のデータは次のアサイメント・フレーム
では利用できず、また、次に述べるような高度な
待ち合わせ行列機能を持たない。DSIアサイメン
ト・プロセツサに要求される新規接続要求PCM
チヤンネル番号待ち行列の機能は次の通りであ
る。 待ち合わせ中に不活性になつたPCMチヤン
ネル番号は待ち合わせ行列から除かれる。 待ち合わせ行列では最初に到着したものほど
割当優先順位を高くし、前アサイメント・フレ
ームで使用されたPCMチヤンネル番号を除
く。 新たに生じた新規接続要求PCMチヤンネル
を待ち合わせ行列に追加する。ただし、待ち合
わせ行列全体の長さは４まででよい。 待ち合わせ行列は中央処理回路４００の内部メ
モリを利用して実現でき、第５図に示されてい
る。まず、上記第１の機能を実現するには新規接
続要求PCMチヤンネル待ち合わせ行列中のPCM
チヤンネル番号で中央処理回路４００の内部メモ
リをアクセスし、その出力データのMSB（音声
検出器１１０の出力が格納されている）が０であ
る場合、すなわち、そのPCMチヤンネルが不活
性になつた場合、そのPCMチヤンネル番号を待
ち合わせ行列から除外し、待ち合わせ行列を前方
へつめる。行列を前方へつめ寄せる操作は上記機
能と合わせて処理でき、行列全体が４の長さで
すむため約100プログラム・ステツプで実行でき
る。 上記機能は新規接続要求PCMチヤンネル・
レジスタ４１０に蓄えられた新たな新規接続要求
PCMチヤンネル番号を中央処理回路４００にロ
ードし、待ち行列のすでに待ち合わせを行なつて
いるデータと一致しないことおよび前アサイメン
ト・フレームで割当を決定し、新規割当レジスタ
４３０へ転送したが、第１，第2PCMフレームで
はアサイメント・レジスタ１３０の内容変更を行
なつていないPCMチヤンネルと一致しないこと
をチエツクして、前述の待ち合わせ行列に加え
る。全体としての待ち合わせ行列の長さが４にな
るか新規接続要求PCMチヤンネル・レジスタ４
１０が空になるまで、待ち行列の更新は続けら
れ、約200ステツプほど必要となる。すなわち、
待ち行列の更新には合計約300ステツプほど必要
で、第3PCMフレームの中程には終了する。 利用可能なDSIチヤンネルの選択は次の３つの
場合から行なわれる。 (A) 非接続ノーマルDSIチヤンネルを検出し利用 (B) 利用可能DSIチヤンネル・レジスタ４２０か
らの利用 (C) 非接続OL1，OL2DSIチヤンネルを検出し利
用 通常DSIシステムはPCMチヤンネルに音声がな
くなつてもノーマルDSIチヤンネルに接続されて
いると接続されているDSIチヤンネルが他のPCM
チヤンネルに利用されるまで接続されたまま残
り、いずれのノーマルDSIチヤンネルも必ずどれ
かのPCMチヤンネルと接続されている。しか
し、電源投入時や電源瞬断時には非接続ノーマル
DSIチヤンネルが発生する。このため、非接続ノ
ーマルDSIチヤンネルを検出する必要が生じ、こ
れは第６図に示す中央処理回路４００の内部メモ
リを101番地から146番地まで検査し、前述のよう
に、それ等の番地位置の中で０のものがあればそ
の番地の値から100を引いた値のDSIチヤンネル
が非接続であることがわかる。利用可能ノーマル
DSIチヤンネルは１つ捜し出せればよく、非接続
DSIチヤンネルが一つでも見つかればこの処理は
終了する。 非接続DSIチヤンネルが見つからない場合は、
上記(B)の方法、すなわち、利用可能DSIチヤンネ
ル・レジスタ４２０に蓄えられたデータが利用可
能DSIチヤンネルとして用いられる。利用可能
DSIチヤンネル・レジスタ４２０内においても、
優先順位は利用可能なノーマルDSIチヤンネル用
レジスタからのデータの利用、利用可能OL1DSI
チヤンネル用レジスタからのデータの利用、利用
可能OL2DSIチヤンネル用レジスタからのデータ
の利用となる。利用可能DSIチヤンネル・レジス
タ４２０が空の場合、上記(C)の方法、すなわち、
非接続OL1，OL2DSIチヤンネルの検出と利用を
行なう。非接続OL1DSIチヤンネルの検出は中央
処理回路４００の内部メモリ（第６図参照）のア
ドレス１６５から１７０までを検査し、内容が０
となるアドレス番号から100を引いたものが非接
続OL1DSIチヤンネルである。 これまでまだ利用可能DSIチヤンネルを検出で
きない場合、非接続OL2DSIチヤンネルの検出
を、中央処理回路４００の内部メモリ（第６図参
照）のアドレス１９７から２０２までを検査し、
内容が０となるアドレス番号から100を引いたも
のとして決定する。 以上の３つの方法(A)，(B)，(C)によつても利用可
能DSIチヤンネルが検出できない場合は、新規接
続は行なえないが、後述するリフレツシユなどの
DSIアサイメント・システムの性能向上に関する
処理を行なう。以上の処理には約500ステツプ必
要で最悪の場合でも第4PCMフレームの中頃で終
了する。 新規割当決定は次のように行なわれる。新規接
続要求PCMチヤンネル待ち行列（第５図参照）
にデータがある場合でかつ利用可能DSIチヤンネ
ルがある場合、新規割当としてこのPCMチヤン
ネル及びDSIチヤンネルを用意し、先に述べた接
続、切断の判定を行なうモード・ビツトをオンに
して接続を示す新規接続要求PCMチヤンネル・
待ち行列にデータがない場合は次の決定を行な
う。 不活性OL2，OL1，DSIチヤンネルの接続解
除 再割当の実行 ′ OL2DSIチヤンネルからノーマルDSIチヤ
ンネルへの変更 ′ OL1DSIチヤンネルからノーマルDSIチヤ
ンネルへの変更 ′ OL2DSIチヤンネルからOL1DSIチヤンネ
ルへの変更 リフレツシユの実行 第１はオーバーロード・チヤンネルの使用をで
きるだけ少なくし、PCMチヤンネルのデータ精
度を８ビツトにもどす必要から行なわれる。音声
のなくなつたOL2DSIチヤンネルまたはOL1DSI
チヤンネルは利用可能DSIチヤンネル・レジスタ
４２０に蓄えられるものと同じであり、利用可能
DSIチヤンネル・レジスタ４２０内の利用可能な
オーバーロードDSIチヤンネル用レジスタにデー
タがある場合はそのオーバーロードDSIチヤンネ
ルにPCMチヤンネル番号０を対応させ接続解除
とする。また、前述したようにこの時のモード・
ビツトはオフとして接続解除を示させる。 利用可能DSIチヤンネル・レジスタ４２０を用
いることによつて不活性なオーバーロードDSIチ
ヤンネルが得られず接続解除が行なえない場合で
も利用できるDSIチヤンネルが以前の処理におい
て得られている場合は次のに示す再割当を行な
う。 再割当とは、あるPCMチヤンネル・がオーバ
ーロードDSIチヤンネルに接続されている場合で
以上に示した新規接続も接続解除もない場合でか
つ利用できるノーマルDSIチヤンネルがある場合
は、そのPCMチヤンネルとオーバーロードDSIチ
ヤンネルの組を接続解除すると同時に該PCMチ
ヤンネルに利用可能なノーマルDSIチヤンネルを
接続することによつてPCMチヤンネルのデータ
の精度を向上させることにある。後述するよう
に、オーバーロードDSIチヤンネルに接続された
PCMチヤンネル番号はオーバーロード脱出待ち
行列（以下オーバーロード１に対してOL1行列キ
ユー、オーバーロード２に対してOL2行列キユー
と呼ぶ）と呼ばれる待ち行列（中央処理回路４０
０の内部メモリに作られる（第５図参照））に登
録、管理されている。 まず、利用できるDSIチヤンネルがありそれが
ノーマルDSIチヤンネルの時でOL2行列もしくは
OL1行列にデータがある場合、そのOL2行列もし
くはOL1行列もしくはOL1行列内のPCMチヤン
ネル番号と利用できるノーマルDSIチヤンネルを
再割当とし、モードビツトをオンとして接続を示
させる。このとき、PCMチヤンネルに割当てら
れていたDSIチヤンネルは後述するが割当メモリ
変更回路４５０により自動的に接続解除するもの
とする。 このとき、前述したOL2行列からの選択の方が
前述したOL1行列からの選択よりも優先順位は高
いものとする。 利用できるDSIチヤンネルがオーバーロード１
であつた場合、再割当はオーバーロード２からの
み可能であり、前述したOL2行列内のPCMチヤ
ンネル番号と利用できるOL1DSIチヤンネルを新
規接続とし、モードビツトをオンとして接続を示
させる。 新規割当、オーバーロードチヤンネルの接続解
除および再割当が実行できない時、DSI用プロセ
ツサはリフレツシユルーチンとして現在のアサイ
メント・レジスタの内容からの一組のDSIチヤン
ネルとPCMチヤンネルを選んでそのまま新規割
当として用いる。この動作により送信側DSI装置
と受信側DSI装置との間で伝送エラーや電源の瞬
断などによつて発生するアサイメント・レジスタ
の内容の不一致を防止できる。 以上の新規割当処理は複雑な処理ではないので
数十ステツプで終了する。 新規割当が決定されたらその結果からひきつづ
き前記OL1行列または前記OL2行列の更新を行な
う必要がある。これらの行列の更新方法は次の通
りである。 新規割当にオーバーロードDSIチヤンネルが
利用されている場合は、対応するオーバーロー
ド・チヤンネルの行列（OL1行列またはOL2行
列）に接続されたPCMチヤンネル番号を付け
加える。 新規割当がオーバーロード・チヤンネルから
の接続解除であれば、対応するオーバーロー
ド・チヤンネルの行列（OL1行列またはOL2行
列）中の該オーバーロード・チヤンネルに接続
されていたPCMチヤンネル番号を消去する。
再割当の場合も同様である。 この処理は、OL2DSIチヤンネルからOL1DSI
チヤンネルへの再割当の場合、OL1，OL2の両方
の行列の更新を行なう必要があり、最も長時間か
かる。しかし、いずれの行列も長さは６以下であ
るため約200ステツプほどあればよい。 以上の説明より、新規割当の決定とオーバーロ
ード行列の更新が行なわれるのは最悪時で第５フ
レームの最初の方である。 第５フレームの残りでは中央処理回路４００は
第５図に示す内部メモリのアドレス100番地から
206番地をクリヤする。これは前述したように次
のアサイメント・フレームの第4PCMフレームに
おける処理、つまりDSIチヤンネル番号に値100
を加えて内部メモリをアクセスした場合、前接続
DSIチヤンネルを０として検出できるようにする
ためである。この処理には約300ステツプほど必
要で第5PCMフレーム中には実現できる。 端子５２０から入力される新規割当タイミング
信号が中央処理回路４００に第5PCMフレームの
終りと同期して入力されると、中央処理回路は新
規割当、接続解除、再割当のうちこのアサイメン
ト・フレームで決定されたPCMチヤンネル番号
とDSIチヤンネル番号を一組にしてもしくはリフ
レツシユ・ルーチンによつて定まるPCMチヤン
ネル番号とDSIチヤンネル番号とを一組にして新
規接続レジスタ４３０へ転送し、以後次のアサイ
メント・フレームが現われるまで中央処理回路は
何もしない。 新規接続レジスタ４３０は、前述のように、
PCMチヤンネル番号、DSIチヤンネル番号および
接続および接続解除のいずれかを示すモード・ビ
ツトからなるデータからなり、受信側DSIへアサ
イメント・メツセージが伝送された時点で（例え
ば、第4PCMフレーム）受信側DSI装置と同期し
てアサイメント・レジスタ１３０を新規接続に従
つて更新する。アサイメント・レジスタ変更回路
４５０は新規接続レジスタ４３０に従つて、アサ
イメント・レジスタ１３０の更新を行なう。 以上の説明により本発明の中央処理回路４００
が新規割当をアサイメント・フレーム内で実行で
きることが理解できる。 第６図は第４図のアサイメント・レジスタ変更
回路４５０を詳しく示す図である。 第６図に示すアサイメント・レジスタ変更回路
は新規接続レジスタ４３０、アサイメント・レジ
スタ１３０、選択回路４３０１、一致回路４３０
２および４３０３、ゲート回路４３０４，４３０
５および４３０６、ゼロ入力端子４３０７、
POMチヤンネル番号入力端子４９０およびタイ
ミング信号入力端子４３１０からなつている。 端子４３１０から入力されるタイミング信号は
アサイメント・レジスタ１３０の書換えを許可す
る1PCMフレーム間以外はオフであるため、アサ
イメント・レジスタ１３０の書込許可端子Ｗへは
他のPCMフレームに出力されることはない。タ
イミング信号がオンになるPCMフレームは割当
情報の伝送方式などにより決定され、便宜上ここ
では第4PCMフレームとする。従つて、アサイメ
ント・フレーム中、第4PCMフレーム以外の時間
アサイメント・レジスタ１３０は、端子４９０か
ら入力されるPCMチヤンネル番号信号でアクセ
スされることになる。新規接続レジスタ４３０は
前のアサイメント・フレームの第5PCMフレーム
で新規割当情報が転送されている。新期割当情報
は上述のように、一組のPCMチヤンネル番号と
DSIチヤンネル番号およびこれ等のPCMチヤンネ
ルとDSIチヤンネルとの間を接続するか（オン）
または切断するか（オフ）ということを示すモー
ド情報からなる。 第4PCMフレームにおいて、モード情報がオン
の場合について先に説明する。端子４９０から入
力されたPCMチヤンネル番号信号と新規接続レ
ジスタ４３０中のPCMチヤンネル番号部とは一
致回路４３０３により比較され、新規接続要求
PCMチヤンネルのタイムスロツトが到着する
と、一致信号が出力される。ゲート４３０４では
モード情報がオンかつ一致回路４３０３の出力が
オンであるため、選択回路４３０１の選択信号入
力端子はオンとなる。選択回路４３０１は選択信
号がオンの時新規接続レジスタ４３０のDSIチヤ
ンネル部を選択し、選択信号がオフの時、端子４
３０７から入力されたゼロを選択するため、アサ
イメント・レジスタ１３０のデータ入力端子DI
へは新規接続DSIチヤンネル番号が伝えられる。
また、このとき、一致回路４３０３の出力はゲー
ト４３０５及び４３０６を通過するため、アサイ
メント・レジスタ１３０では端子４９０から入力
された新規割当要求PCMチヤンネル番号のアド
レス位置に新規接続DSIチヤンネル番号を書き込
まれることになる。さらに、アサイメント・レジ
スタ１３０の出力、つまりDSIチヤンネル番号
と、新規接続レジスタ４３０のDSIチヤンネル番
号部とは一致回路４３０２により比較され、これ
等が一致するDSIチヤンネルを検出したら、その
時のPCMチヤンネル番号とDSIチヤンネル番号は
前のアサイメント・フレームまでは接続されてい
たもので現在のアサイメント・フレームで新規接
続を行なうために接続解除を行なう必要のあるも
のである。この時、一致回路４３０３の出力は通
常オフであるため、ゲート４３０４を閉じ、選択
回路４３０１へ端子４３０７から入力されている
ゼロの値を選択している。一方、一致回路４３０
２の出力はオンであり、ゲート４３０５および４
３０６を通してアサイメント・レジスタ１３０の
書込指令端子Ｗに信号を与える。このため、アサ
イメント・レジスタ１３０のの該当するPCMチ
ヤンネル番号アドレスにはゼロが書き込まれ接続
解除が実行できる。 次にモード情報がオフの場合を説明する。この
ような状況は先に述べたリフレツシユを行う場合
に必要となり、不活性となつたオーバーロード・
チヤンネルの接続解除などに必要となる。この場
合、新規接続レジスタ４３０内に蓄えられた
PCMチヤンネル番号とDSIチヤンネル番号を接続
解除すればよく、モード情報がオンの場合と異な
るのは、一致回路４３０３がオンとなり、該当
PCMチヤンネルのタイムスロツトに来たことを
知らせた時、アサイメント・レジスタ１３０へ新
規接続レジスタ４３０に蓄えられているDSIチヤ
ンネル番号を書き込むのではなく、ゼロを書き込
めばよい。 これはゲート４３０４がモード情報により常に
オフとなつているため選択回路４３０１は端子４
３０２から加えられているゼロの値を選択してい
るため実現できる。 第７図は第４図の時間発生器の詳細を示す図で
ある。この発生器は歩進器４６０１、一致回路４
６０２，４６０３、フリツプフロツプ４６０４、
ゲート４６０５，４６０６、第1PCMフレーム信
号端子４６０７、第2PCMフレーム信号端子４６
０８、リセツト信号端子５１０、数値１入力端子
４６１１、数値96入力端子４６１２、PCMチヤ
ンネル番号入力端子４９０および窓出力端子４６
１３から構成されている。 第1PCMフレームの最初に端子５１０へリセツ
ト信号が入力され、歩進器４６０１が１つ歩進さ
れる。また、端子４６０７から入力される第
1PCMフレーム信号は第1PCMフレームの間中オ
ンである。 端子４９０から入力されるPCMチヤンネル番
号は１チヤンネル・タイムスロツト毎に歩進した
数値が入力されるため、一致回路４６０２は端子
４９０から入力されたPCMチヤンネル番号信号
と歩進器４６０１の出力が一致するとゲート４６
０５へ一致信号を伝えゲート４６０５のゲート信
号はオンとなり、フリツプフロツプ４６０４のセ
ツト端子へ入力が加わる。このため、端子４６１
３は、第1PCMフレームの歩進器４６０１で示さ
れる値のPCMチヤンネル番号からフリツプフロ
ツプ４６０４の示すオン信号を伝える。第2PCM
フレームでは端子４６０８から入力される第
2PCMフレーム信号が1PCMフレーム間中オンと
なつている。このとき、再び端子４９０から入力
されたPCMチヤンネル番号信号と歩進器４６０
１の示す値との一致が一致回路４６０２で検出さ
れると、今度はゲート４６０６を一致信号が通
り、フリツプ・フロツプ４６０４のリセツト端子
に与えられる。このため、端子４６１３は第
2PCMフレームの歩進器４６０１で示される値の
PCMチヤンネル番号においてフリツプフロツプ
４６０４の示すオフ信号を伝える。すなわち、端
子４６１３からの信号は第１フレームの歩進器４
６０１で示される値のPCMチヤンネル番号から
第２フレームの歩進器４６０１で示される値より
一つ若い値のPCMチヤンネル番号までオンとな
るフリツプフロツプ４６０４の出力を伝える。 また、毎アサイメント・フレームの始まりにお
いて端子５１０からのリセツト信号により歩進器
４６０１は１ずつ歩進するため、アサイメント・
フレーム毎に端子４６１３から出力される信号
は、１タイムスロツトずつ遅れて1PCMフレーム
の間オンとなる信号を発生する。歩進器４６０１
が96まで歩進すると、一致回路４６０３は端子４
６１２から入力された数値96と歩進器４６０１の
値とが一致したことを検出し、歩進器４６０１の
ロード端子に信号を加える。この状態で次のアサ
イメント・フレームが始まり端子５１０からリセ
ツト信号が加えられると歩進器４６０１には端子
４６１１から与えられている数値１がロードされ
る。このため第1PCMフレームのPCMチヤンネル
番号１からフリツプフロツプ４６０４はセツトさ
れ端子４６１３にオン信号が伝えられ所望の時間
窓発生器となる。 第９図は第４図のレジスタ・タイミング発生回
路４７０を示す図である。この回路はゼロ検出回
路４７０１、ゲート４７０２，４７０３、アサイ
メント・レジスタ出力信号入力端子４７０４、音
声検出回路出力信号入力端子４７０５、時間窓発
生回路出力信号入力端子４７０６、新規接続
PCMチヤンネル・レジスタ用タイミング信号出
力端子４７０７および利用可能DSIチヤンネル・
レジスタ用タイミング信号出力端子４７０８を有
している。ゲート４７０２がオンとなるのは、端
子４７０６からの時間窓発生器出力信号がオンで
かつ端子４７０５からの音声検出回路出力信号が
オンでかつ端子４７０４から入力されたアサイメ
ント・レジスタ出力信号がゼロ検出回路４７０１
によりゼロと判定されたときに限り、このときに
端子４７０４にオンの信号を伝える。これは時間
窓がオンのときで、PCMチヤンネルに音声があ
るがDSIチヤンネルには接続されていないことを
示し、所望する新規接続要求PCMチヤンネル・
レジスタ用のタイミング信号となつている。ま
た、ゲート４７０２がオンとなるのは、端子４７
０６からの時間窓発生器出力信号がオンでかつ端
子４７０５からの音声検出回路出力信号がオフで
かつ端子４７０４から入力されたアサイメント・
レジスタ出力信号がゼロ検出回路４７０１により
ゼロでないと判定されたときに限り、端子４７０
８にオンの信号を伝える。これは時間窓がオンの
ときで、PCMチヤンネルに音声がない状態でDSI
チヤンネルは接続されていることを示し、所望す
る利用可能DSIチヤンネル・レジスタ用のタイミ
ング信号となつている。 第９図は第４図の利用可能DSIチヤンネル・レ
ジスタ４２０を示す図である。このレジスタ４２
０は、利用可能ノーマルDSIチヤンネル用レジス
タ４２０１、利用可能OL1DSIチヤンネル用レジ
スタ４２０２、利用可能OL2DSIチヤンネル用レ
ジスタ４２０３、ビジー・フリツプ・フロツプ４
２０４〜４２０６、ゲート４２０７〜４２０９、
レジスタ・タイミング回路信号入力端子４２１
０、アサイメント・レジスタ信号入力端子４２１
１、利用可能DSIチヤンネル・レジスタ出力端子
４２１２〜４２１４、およびリセツト信号入力端
子５１０からなつている。 アサイメント・フレームの始めにおいて、端子
５１０から入力されるリセツト信号により利用可
能ノーマルDSIチヤンネル用レジスタ４２０１、
利用可能OL1DSIチヤンネル用レジスタ４２０
２、利用可能OL2DSIチヤンネル用レジスタ４２
０３およびビジー・フリツプ・フロツプ４２０４
〜４２０６がリセツトされる。 ところで、上述したように、OL1チヤンネルに
属するDSIチヤンネル番号の第７ビツトは１であ
り、第６ビツトは０である。また、OL2チヤンネ
ルに属するDSIチヤンネル番号の第７ビツトおよ
び第６ビツトはともに１である。従つて、端子４
２１０に利用可能なDSIチヤンネルが到来したこ
とを知らせるレジスタ・タイミング回路出力信号
が加わつたとき、端子４２１１に加えられたアサ
イメント・レジスタの出力（DSIチヤンネル番号
を示している）の第６，第７ビツトの組合せによ
り到来したDSIチヤンネル番号がノーマル・チヤ
ンネルに属するかOL1チヤンネルに属するかOL2
チヤンネルに属するかに対応して各々ゲート４２
０７，４２０８，４２０９が開く。いま、端子４
２１１にノーマルDSIチヤンネル番号が加えられ
ており、端子４２１０にレジスタ・タイミング回
路信号が加わつた場合を想定すると、ゲート４２
０７が開き、これにより利用可能ノーマルDSIチ
ヤンネル用レジスタ４２０１に端子４２１１へ加
えられたDSIチヤンネル番号の値を書き込むとと
もにビジー・フリツプ・フロツプ４２０４をオン
とする。この結果、再び端子４２１１にノーマル
DSIチヤンネル番号が加えられレジスタ・タイミ
ング回路信号端子４２１０へ信号が加えられて
も、ビジー・フリツプ・フロツプ４２０４がオン
となるため、ゲート４２０７は開かず、利用可能
ノーマルDSIチヤンネル用レジスタ４２０１の内
容は変化しない。以上のことは利用可能OL1DSI
チヤンネル用レジスタ４２０２および利用可能
OL2DSIチヤンネル用レジスタ４２０３にとつて
も同様であり、利用可能DSIチヤンネル・レジス
タ４２０が実現できる。 このように、本発明によれば、中央処理回路の
周辺には、時間窓発生器、新期接続要求PCMチ
ヤンネル・レジスタおよび利用可能DSIチヤンネ
ル・レジスタを必要とするだけの簡単な回路で
DSIアサイメント・プロセツサが構成でき、ま
た、時間窓発生器を使用したことでPCMチヤン
ネル番号にDSIアサイメントのサービスが依頼し
ない公平なDSIアサイメント・プロセツサが構成
できる。

【図面の簡単な説明】

第１図は基本的なDSI装置の概要図、第２図は
第１図のアサイメント・レジスタ１３０の具体
例、第３図ａおよびｂはPCMチヤンネルとDSIチ
ヤンネルの接続関係を示す図、第４図は本発明の
実施例を示す図、第５図は第４図の中央処理回路
４００内の内部メモリの使用状態、第６図は第４
図のアサイメント・レジスタ変更回路４５０の一
例を示す図、第７図は第４図の時間窓発生器４６
０の一例を示す図、第８図は第４図のレジスタ・
タイミング回路４７０の一例を示す図および第９
図は第４図の利用可能DSIチヤンネル・レジスタ
４２０の一例を示す図である。 第４図において、１３０…アサイメント・レジ
スタ、１１０…音声検出器、４００…中央処理回
路、４１０…新規接続要求PCMチヤンネル・レ
ジスタ、４２０…利用可能DSIチヤンネル・レジ
スタ、４３０…新規接続レジスタ、４４０…デー
タ取り込みゲート、４５０…アサイメント・レジ
スタ変更回路、４６０…時間窓発生器、４７０…
レジスタ・タイミング回路である。

Claims (1)

1. 【特許請求の範囲】 １ 多重化された入力パルス符号変調信号から音
   声検出器により各パルス符号変調チヤンネルに音
   声があるか否かを検出し前記入力パルス符号変調
   チヤンネルと出力デイジタル音声挿入用チヤンネ
   ルとの対応を示す割当レジスタによつて音声の存
   在する入力パルス符号変調チヤンネルを出力デイ
   ジタル音声挿入用チヤンネルに接続するデイジタ
   ル音声挿入装置におけるパルス符号変調チヤンネ
   ルとデイジタル音声挿入用チヤンネルとの新しい
   割当を決定するデイジタル音声挿入用プロセツサ
   において、 中央処理回路と、この中央処理回路のデータバ
   スに接続された新規接続要求パルス符号変調チヤ
   ンネルレジスタと、前記中央処理回路のデータバ
   スに接続された利用可能デイジタル音声挿入用チ
   ヤンネルレジスタと、前記中央処理回路のデータ
   バスに接続された新規接続レジスタと、前記中央
   処理回路のデータバスに前記音声検出器の出力お
   よび前記割当レジスタの出力を取り込む手段と、
   前記新規接続レジスタの情報により前記割当レジ
   スタを更新する手段と、一組のパルス符号変調チ
   ヤンネルと音声挿入用チヤンネルの組合せを決定
   する各周期において前記新規接続要求パルス符号
   変調チヤンネルレジスタおよび前記利用可能音声
   挿入用チヤンネルレジスタに対し多重化パルス符
   号変調チヤンネルの一周期だけ書込みを許可し一
   組のパルス符号変調チヤンネルと音声挿入用チヤ
   ンネルの組合せを決定する各周期毎に前記書込み
   の許可を開始する時刻を１パルス符号変調チヤン
   ネル分ずつ遅らせ多重化されたパルス符号変調チ
   ヤンネル数分だけ遅れると多重化されたパルス符
   号変調チヤンネル数分前記許可開始時刻を早める
   時間窓発生器と、前記アサイメントレジスタの出
   力および前記音声検出回路の出力および前記時刻
   窓発生器の出力から新規に接続を要求しているパ
   ルス符号変調チヤンネル番号を前記接続要求パル
   ス符号変調チヤンネルレジスタに取り込む手段
   と、前記割当レジスタの出力と前記音声検出回路
   の出力と前記時刻窓発生器の出力とに基づいて利
   用可能な音声挿入用チヤンネル番号を前記利用可
   能音声挿入用チヤンネルレジスタに取り込む手段
   とを含むことを特徴とするデイジタル音声挿入用
   プロセツサ。