JPS6148038A - 加算器の零検出方式 - Google Patents
加算器の零検出方式Info
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- JPS6148038A JPS6148038A JP59169319A JP16931984A JPS6148038A JP S6148038 A JPS6148038 A JP S6148038A JP 59169319 A JP59169319 A JP 59169319A JP 16931984 A JP16931984 A JP 16931984A JP S6148038 A JPS6148038 A JP S6148038A
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- Japan
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- zero
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Computational Mathematics (AREA)
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は２入力加算器における高速零検出方式〔発明の
背景〕 従来、加算器の演算結果が零であるか否かを高速に検出
する方法に、加算器の中間結果から零検出信号を作成す
る方式がある（例えば特開昭５５−８７２４３号）、こ
れは、加算結果が零であることは、加数および被加数が
共に零であることを検出することにより得、減算結果が
零であることは、各ビットのすべてにおいて減数と被減
数が等しくなることを検出することにより得るという方
式であり、加減算結果の最終出力が確定する時点とほぼ
同時に零検出ができるというものである。
背景〕 従来、加算器の演算結果が零であるか否かを高速に検出
する方法に、加算器の中間結果から零検出信号を作成す
る方式がある（例えば特開昭５５−８７２４３号）、こ
れは、加算結果が零であることは、加数および被加数が
共に零であることを検出することにより得、減算結果が
零であることは、各ビットのすべてにおいて減数と被減
数が等しくなることを検出することにより得るという方
式であり、加減算結果の最終出力が確定する時点とほぼ
同時に零検出ができるというものである。
しかしながら、上記従来方式には次のような欠点がある
。例えば、（＋１）＋ （−１）＝Ｏを４ビツトの加算
器で行う場合、第２図に示すように。
。例えば、（＋１）＋ （−１）＝Ｏを４ビツトの加算
器で行う場合、第２図に示すように。
加算器の先頭ビットからキャリイが出て加算器出力が零
になる。このような場合、上記従来方式では、演算を加
算とみなせば、加数、被加数が共に零でないので零を検
出することはできないことになる。このため、零を検出
しようとすれば、加数（−１）を減数（＋１）とみなし
て、（＋１）−（＋１）＝Ｏとすることが必要になる。
になる。このような場合、上記従来方式では、演算を加
算とみなせば、加数、被加数が共に零でないので零を検
出することはできないことになる。このため、零を検出
しようとすれば、加数（−１）を減数（＋１）とみなし
て、（＋１）−（＋１）＝Ｏとすることが必要になる。
加数（−１）を減数（＋１）にすることは、加数（−１
）〜 の２の補数をとる動作が必要で、この動作の後でないと
零を検出する信号を作成できないことになる。
）〜 の２の補数をとる動作が必要で、この動作の後でないと
零を検出する信号を作成できないことになる。
一般的に２の補数をとる動作は、データを反転し、最下
位ビットに１を加えることで実現される。
位ビットに１を加えることで実現される。
最下位ビットからのキャリイは、最上位ビットまで伝搬
することがあり、この場合のキャリイ・ルックアヘッド
回路の伝搬遅延は、２入力加算器のキャリイ・ルックア
ヘッド回路はどはゲート数を費やさないが、ゲート段数
的には、はぼ同等もしくは１〜２段少なくなる程度であ
るため、この補数が得られるまでの遅延時間は、２入力
加算器の出力よりもゲート段数で高々１〜２段早めの結
果が得られる程度である。
することがあり、この場合のキャリイ・ルックアヘッド
回路の伝搬遅延は、２入力加算器のキャリイ・ルックア
ヘッド回路はどはゲート数を費やさないが、ゲート段数
的には、はぼ同等もしくは１〜２段少なくなる程度であ
るため、この補数が得られるまでの遅延時間は、２入力
加算器の出力よりもゲート段数で高々１〜２段早めの結
果が得られる程度である。
このように、上記従来方式は、減算時の零検出が遅く、
加算器出力とほぼ同時にしか得られない。
加算器出力とほぼ同時にしか得られない。
ところで、加算器の零検出の高速化は、高速処理を実現
するうえでは益々重要になってきている。
するうえでは益々重要になってきている。
例えば、ある命令を実行し、その結果の零検出結果でコ
ンディション・コードを作成し、そのコンディション・
コードに基づいて次の分岐命令が分岐するか否かを決定
するような、一般的な命令の並びのケースにおいて、こ
のコンディション・コードをできうる限り早い時点に決
定できることが。
ンディション・コードを作成し、そのコンディション・
コードに基づいて次の分岐命令が分岐するか否かを決定
するような、一般的な命令の並びのケースにおいて、こ
のコンディション・コードをできうる限り早い時点に決
定できることが。
次の分岐命令の分岐判定の高速化を実現することになる
。このため、加算器の零検出には可能な限り高速化が要
求される。このように、加算器出力が確定する以前に加
算器の零検出が要求されるような高速処理には、前述の
従来方式は適用できなりＡ。
。このため、加算器の零検出には可能な限り高速化が要
求される。このように、加算器出力が確定する以前に加
算器の零検出が要求されるような高速処理には、前述の
従来方式は適用できなりＡ。
本発明の目的は、加算器の出力が確定する時点よりも早
い時点で加算器の零検出を行える２進加算器の零検出方
式を提供することにある６〔発明の概要〕 この発明の特徴とすることは、２入力２進加算器におい
て、２つの入力データが互いに１の補数の関係にあるこ
とを検出する第１の検出手段と、２つの入力データが互
いに２の補数の関係にあるかまたは共に零であることを
検出する第２の検出手段とを設け、加算器が加算動作な
のか減算動作であるのかを意識することなく、イニシャ
ル・キャリィがあるときには第１の検出手段、イニシャ
ル・キャリィがないときには第２の検出手段によって、
加算器出力が零になるか否かを検出するようにしたもの
である。
い時点で加算器の零検出を行える２進加算器の零検出方
式を提供することにある６〔発明の概要〕 この発明の特徴とすることは、２入力２進加算器におい
て、２つの入力データが互いに１の補数の関係にあるこ
とを検出する第１の検出手段と、２つの入力データが互
いに２の補数の関係にあるかまたは共に零であることを
検出する第２の検出手段とを設け、加算器が加算動作な
のか減算動作であるのかを意識することなく、イニシャ
ル・キャリィがあるときには第１の検出手段、イニシャ
ル・キャリィがないときには第２の検出手段によって、
加算器出力が零になるか否かを検出するようにしたもの
である。
第１図は本発明の一実施例のブロック図である。
第１図において、２入力２進加算器２は、それぞれの入
力に入力制御部１−ａ、１−ｂを有し、さらに一方の入
力最下位ビットへはイニシャル・キャリィが与えられる
ようになっている。このイニシャル・キャリィは、イニ
シャル・キャリィ制御ｆｉ１４と、２入力２進加算器２
の最上位ビットからのキャリイを保持しているレジスタ
３ （ＣＡＲ）の出力とがオアゲート６でオアされてい
る。このオアゲート６のオア出力は零検出回路（Ａ）４
の出力とアンドゲート７でアンドされ、オアゲート６の
反転出力は零検出回路（Ｂ）５の出力とアンドゲート８
でアンドゲートされている。零検出回路（Ａ）４は、入
力制御部１−ａおよびｌ−ｂの出力が互いに１の補数関
係にあることを検出する回路である。零検出回路（Ｂ）
５は、入力制御部１− ａおよびｌ−ｂの出力が互いに
２の補数関係にあることを検出する回路である。アンド
ゲート７および８の出力はオアゲート９でオアされ零検
出を得る。
力に入力制御部１−ａ、１−ｂを有し、さらに一方の入
力最下位ビットへはイニシャル・キャリィが与えられる
ようになっている。このイニシャル・キャリィは、イニ
シャル・キャリィ制御ｆｉ１４と、２入力２進加算器２
の最上位ビットからのキャリイを保持しているレジスタ
３ （ＣＡＲ）の出力とがオアゲート６でオアされてい
る。このオアゲート６のオア出力は零検出回路（Ａ）４
の出力とアンドゲート７でアンドされ、オアゲート６の
反転出力は零検出回路（Ｂ）５の出力とアンドゲート８
でアンドゲートされている。零検出回路（Ａ）４は、入
力制御部１−ａおよびｌ−ｂの出力が互いに１の補数関
係にあることを検出する回路である。零検出回路（Ｂ）
５は、入力制御部１− ａおよびｌ−ｂの出力が互いに
２の補数関係にあることを検出する回路である。アンド
ゲート７および８の出力はオアゲート９でオアされ零検
出を得る。
以下、第１図の動作を説明する。加算動作においては、
入力制御部１−ａ右よび１−ｂは入力データ線１０．１
１の入力データＡおよびＢをそのまま２入力２進加算器
（以下、単に加算器という）２へ与え、減算動作におい
ては、入力制御部１−ａは入力データＡをそのまま加算
器２へ与え、入力制御部１−ｂは入力データＢを反訴（
１の補政）して与える共にイニシャル・キャリィを加算
器２の最下位ビットへ与える。加算器２は入力制御部１
−ａと１−ｂの出力、およびオアゲート６のオア出力の
加算を行い、加算結果を出力データ線１２に出力し、最
上位ビットからのキャリイはＣＡＲ３に与える。
入力制御部１−ａ右よび１−ｂは入力データ線１０．１
１の入力データＡおよびＢをそのまま２入力２進加算器
（以下、単に加算器という）２へ与え、減算動作におい
ては、入力制御部１−ａは入力データＡをそのまま加算
器２へ与え、入力制御部１−ｂは入力データＢを反訴（
１の補政）して与える共にイニシャル・キャリィを加算
器２の最下位ビットへ与える。加算器２は入力制御部１
−ａと１−ｂの出力、およびオアゲート６のオア出力の
加算を行い、加算結果を出力データ線１２に出力し、最
上位ビットからのキャリイはＣＡＲ３に与える。
このように、加算器２は常に加算のみを行い、加算／減
算動作の制御は、入力制御部１−ａ、１−ｂおよびイニ
シャル・キャリィによってなされる。しかし、入力デー
タの加算動作であっても。
算動作の制御は、入力制御部１−ａ、１−ｂおよびイニ
シャル・キャリィによってなされる。しかし、入力デー
タの加算動作であっても。
入力データ巾が加算器２のデータｔｔＪよりも大きい場
合、例えば、８バイト［１］の加算器で１６バイトの入
力データの加算を行うときには、下位８ノベイトの加算
時に生じた加算器２の最上位ビットからのキャリイ（Ｃ
ＡＲ出力）を上位８バイト加算時のイニシャル・キャリ
ィとして与えるため、加算動作であってもイニシャル・
キャリィが必要な場合もある。
合、例えば、８バイト［１］の加算器で１６バイトの入
力データの加算を行うときには、下位８ノベイトの加算
時に生じた加算器２の最上位ビットからのキャリイ（Ｃ
ＡＲ出力）を上位８バイト加算時のイニシャル・キャリ
ィとして与えるため、加算動作であってもイニシャル・
キャリィが必要な場合もある。
同様に減算においても、下位８バイトの減算をしたとき
、加算器２の最上位ビットからのキャリイ （ＣＡＲ出
力）がないと、続く上位８バイトの減算は１入力データ
Ｂの反転データを入力データＡとイニシャル・キャリィ
なしで加算することになるため、減算動作であってもイ
ニシャル・キャリィがない場合もある。
、加算器２の最上位ビットからのキャリイ （ＣＡＲ出
力）がないと、続く上位８バイトの減算は１入力データ
Ｂの反転データを入力データＡとイニシャル・キャリィ
なしで加算することになるため、減算動作であってもイ
ニシャル・キャリィがない場合もある。
このため、加算器２の出力が雰になるか否かを検出する
には、入力データの加算／減算という動作の種類によっ
て検出方法を区別するのではなく、イニシャル・キャリ
、イがあるかないかによって検出方法を分ける必要が生
じることになる。
には、入力データの加算／減算という動作の種類によっ
て検出方法を区別するのではなく、イニシャル・キャリ
、イがあるかないかによって検出方法を分ける必要が生
じることになる。
イニシャル・キャリィがある場合は、入力制御部１−ａ
、ｌ”ｂの出力が互いに１の補数の関係になることを検
出する零検出回路（Ａ）４の出力がアンド・ゲート７で
アンドされて、オアゲート９を通し零検出線１３に加算
器２の出力が零になるか否かが検出される０例えば第３
図（ａ）の例の場合、入力制御部１− ａの出力（１０
１０１０１０）とｌ−ｂの出力（０１０１０１０１）と
は互いに１の補数の関係にあり、これらにイニシャル・
キャリィを加えると、加算器２の出力は零になる。
、ｌ”ｂの出力が互いに１の補数の関係になることを検
出する零検出回路（Ａ）４の出力がアンド・ゲート７で
アンドされて、オアゲート９を通し零検出線１３に加算
器２の出力が零になるか否かが検出される０例えば第３
図（ａ）の例の場合、入力制御部１− ａの出力（１０
１０１０１０）とｌ−ｂの出力（０１０１０１０１）と
は互いに１の補数の関係にあり、これらにイニシャル・
キャリィを加えると、加算器２の出力は零になる。
したがって、イニシャル・キャリィがあるときには、入
力制御部１−ａと１−ｂの出力が１の補数の関係にある
ことを検出すれば、加算器２の出力が零になることを検
出できる。
力制御部１−ａと１−ｂの出力が１の補数の関係にある
ことを検出すれば、加算器２の出力が零になることを検
出できる。
イニシャル・キャリィがない場合、入力制御部１−ａ、
１−ｂの出力が互いに２の補数の関係番；なることを検
出する零検出回路（Ｂ）５の出力がアンド・ゲート８で
アンドされて、オアゲート９を通し零検出線１３に加算
器２の出力が零になるか否かが検出される。例えば第３
図（ｂ）の場合、入力制御部１−ａの出力（１０１０１
０１０）と１−すの出力（０１０１０１１０）とは互ν
）に２の補数関係にあり、これらにイニシャル・キャリ
ィの値Ｏを加えると、加算器２の出力は零になる。
１−ｂの出力が互いに２の補数の関係番；なることを検
出する零検出回路（Ｂ）５の出力がアンド・ゲート８で
アンドされて、オアゲート９を通し零検出線１３に加算
器２の出力が零になるか否かが検出される。例えば第３
図（ｂ）の場合、入力制御部１−ａの出力（１０１０１
０１０）と１−すの出力（０１０１０１１０）とは互ν
）に２の補数関係にあり、これらにイニシャル・キャリ
ィの値Ｏを加えると、加算器２の出力は零になる。
したがって、イニシャル・キャリィがないときには、入
力制御部１−ａと１−ｂの出力が互いに２の補数の関係
にあることを検出すれば、加算器２の出力が零になるこ
とを検出できる。
力制御部１−ａと１−ｂの出力が互いに２の補数の関係
にあることを検出すれば、加算器２の出力が零になるこ
とを検出できる。
入力制御部１−ａ、１−ｂの出力が互いに１の補数であ
ることを検出する零検出回路（Ａ）４は。
ることを検出する零検出回路（Ａ）４は。
データ１１１８バイト（ビットＩＩＪ ６４ビツト）と
し。
し。
入力制御部１−ａの出力をａ・・・ａｌ・”’ ａ Ｒ
ｊ・入力制御部１−ｂの出力をｂＬｌｌｂｌ＋・・・ｂ
８゜とじた場合、 ＡｏｕＬ＝ （ａ ＋ｌ ’■ｂ１＋）”（ａ＋■ｂ＋
）（ａ、、■ｂ７）・・・・・（ａ８．■ｂ、、−４） 但し、ａｌ■ｂ１はａｌとｂ５の排他的論理和、（ａ＋
■ｂ）−（ａａ■ｂＪ）は（ａｔ■ｂ、）と（ａ」■ｂ
、）の論理積 の論理式を満足する回路で実現できる。同様に。
ｊ・入力制御部１−ｂの出力をｂＬｌｌｂｌ＋・・・ｂ
８゜とじた場合、 ＡｏｕＬ＝ （ａ ＋ｌ ’■ｂ１＋）”（ａ＋■ｂ＋
）（ａ、、■ｂ７）・・・・・（ａ８．■ｂ、、−４） 但し、ａｌ■ｂ１はａｌとｂ５の排他的論理和、（ａ＋
■ｂ）−（ａａ■ｂＪ）は（ａｔ■ｂ、）と（ａ」■ｂ
、）の論理積 の論理式を満足する回路で実現できる。同様に。
入力制御部１−ａ、１−ｂが互いに２の補数であること
を検出する零検出回路（Ｂ）５は。
を検出する零検出回路（Ｂ）５は。
ＢｏｕＬ＝（ａｒ＋ ＋ ｂｔ＋ ）” （ａ ＋ ＋
ｂ＋ ）・（ａｔ ＋ Ｌ ）”・・・（ａＭＭ ＋
ｂ、、＊ ） ＋（ａ、、 ＋ ｂｒ＋ ）・（ａｔ ＋ ｂ＋ ）・
（ａｘ ＋ ｂ７）・・＝’ （ａｇ ｚ ＋ ｂｎ
３ ） ＋ （ａ ｎ■ｂ、、）・（ａ、 ＋ｂ、 ）（ａ、
＋ｂ、、）・−・（ａ、、＊ 十す、 ３ ） ＋（ａ、、■ｂ１、）（ａ、■ｂ、）・＜ａｔ、 ＋ｂ
、、 ＞・Ｃａｑ ＋ｂｌ ）・”” （ａＦｌ＊ ＋
ｂａ ｓ ） ＋（ａｎ■ｂ、、）・（ａ、■ｂＩ）・（ａ７■ｂ２）
・・・・’（ａｌｌ、■ｂ、、２）・（ａ８．・ｂ８１
）但し、（ａｌｌｂｔ）はａ、とｂもの否定論理和（ａ
４・ａ、＋）はａＪとｂＪの論理積の論理式を満足する
回路で実現できる。
ｂ＋ ）・（ａｔ ＋ Ｌ ）”・・・（ａＭＭ ＋
ｂ、、＊ ） ＋（ａ、、 ＋ ｂｒ＋ ）・（ａｔ ＋ ｂ＋ ）・
（ａｘ ＋ ｂ７）・・＝’ （ａｇ ｚ ＋ ｂｎ
３ ） ＋ （ａ ｎ■ｂ、、）・（ａ、 ＋ｂ、 ）（ａ、
＋ｂ、、）・−・（ａ、、＊ 十す、 ３ ） ＋（ａ、、■ｂ１、）（ａ、■ｂ、）・＜ａｔ、 ＋ｂ
、、 ＞・Ｃａｑ ＋ｂｌ ）・”” （ａＦｌ＊ ＋
ｂａ ｓ ） ＋（ａｎ■ｂ、、）・（ａ、■ｂＩ）・（ａ７■ｂ２）
・・・・’（ａｌｌ、■ｂ、、２）・（ａ８．・ｂ８１
）但し、（ａｌｌｂｔ）はａ、とｂもの否定論理和（ａ
４・ａ、＋）はａＪとｂＪの論理積の論理式を満足する
回路で実現できる。
２入力２進加算器２を８バイトＴＩＪの加算器とした場
合、零検出回路４および５は３入力および６入力のオア
／ノアの両出力を得る一般的なＥＣＬゲートで作成する
と、ゲート段数が４〜５段となり、キャリイ・ルックア
ヘッド回路で作成されるキャリイと同じ段数となり、そ
の遅延時間もほぼ同じになる。したがって、加算器２の
零検出がキャリイと同じ時点で検出されることになる。
合、零検出回路４および５は３入力および６入力のオア
／ノアの両出力を得る一般的なＥＣＬゲートで作成する
と、ゲート段数が４〜５段となり、キャリイ・ルックア
ヘッド回路で作成されるキャリイと同じ段数となり、そ
の遅延時間もほぼ同じになる。したがって、加算器２の
零検出がキャリイと同じ時点で検出されることになる。
加算器２の最終出力はこのキャリイから１〜２段後に得
られるため、加算器の最終出力よりも早い時点で零か否
かを検出することができる。
られるため、加算器の最終出力よりも早い時点で零か否
かを検出することができる。
本発明によれば、加算器の出力が確定する時点よりも早
い時点で加算器の出力が零になるか否かを検出できるた
め、加算器の動作が終了する以前に次のステップの動作
を起動することができ、より高速な処理を行うことが可
能になり、計算機の処理性能の向上がもたらされる。
い時点で加算器の出力が零になるか否かを検出できるた
め、加算器の動作が終了する以前に次のステップの動作
を起動することができ、より高速な処理を行うことが可
能になり、計算機の処理性能の向上がもたらされる。
第１図は本発明の一実施例の構成図、第２図は加算器の
先頭ビットからキャリイが出て、加算器出力が刃になる
例を示す図、第３図（ａ）及び（ｂ）は第１図による零
検出の一例を示す図である。 １−ａ、ｌｂ・・・入力制御部、 ２・・・２入力２
進加算器、 ３・・・キャリイ保持レジスタ。 ４．５・・・零検出回路。 第１図 ２直１０輩ムカ 第２図 ｏ ｏ ｏ ＋ （＋） 十シーニー土−ヲニ＋ （−） １（★ヤリイ） 第３図 （α） １０＋Ｏ＋（ｚｏ 、、、公カ ０１０＋ ｏｌｏｌ 、 、ｃｒ）、力＋
イニ′＞１ルｋ
ｋ？１）１（ｂ） １０１０１０１０ １−α。云力 ０１０１０１１０ １−ｂ＝ｎ＊っ＋
０ イニシ
ャノＶ今岬・ノイＩ ０タリイ）
先頭ビットからキャリイが出て、加算器出力が刃になる
例を示す図、第３図（ａ）及び（ｂ）は第１図による零
検出の一例を示す図である。 １−ａ、ｌｂ・・・入力制御部、 ２・・・２入力２
進加算器、 ３・・・キャリイ保持レジスタ。 ４．５・・・零検出回路。 第１図 ２直１０輩ムカ 第２図 ｏ ｏ ｏ ＋ （＋） 十シーニー土−ヲニ＋ （−） １（★ヤリイ） 第３図 （α） １０＋Ｏ＋（ｚｏ 、、、公カ ０１０＋ ｏｌｏｌ 、 、ｃｒ）、力＋
イニ′＞１ルｋ
ｋ？１）１（ｂ） １０１０１０１０ １−α。云力 ０１０１０１１０ １−ｂ＝ｎ＊っ＋
０ イニシ
ャノＶ今岬・ノイＩ ０タリイ）
Claims (1)
- （１）２入力加算器の演算結果が零であるか否かを検出
する方式において、前記加算器の２つの入力データが互
いに１の補数の関係にあることを検出する第１の検出手
段と、２つの入力データが互いに２の補数の関係にある
ことを検出する第２の検出手段とを設け、前記加算器の
演算においてイニシャル・キャリィがあるときには前記
第１の検出手段により、前記イニシャル・キャリィがな
いときには前記第２の検出手段によって、それぞれ演算
結果が零であるか否かを検出することを特徴とする加算
器の零検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169319A JPS6148038A (ja) | 1984-08-15 | 1984-08-15 | 加算器の零検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169319A JPS6148038A (ja) | 1984-08-15 | 1984-08-15 | 加算器の零検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148038A true JPS6148038A (ja) | 1986-03-08 |
| JPH0319568B2 JPH0319568B2 (ja) | 1991-03-15 |
Family
ID=15884334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169319A Granted JPS6148038A (ja) | 1984-08-15 | 1984-08-15 | 加算器の零検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148038A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827708B2 (ja) * | 1990-04-04 | 1996-03-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ａｌｕ状況判定装置 |
| WO1996010784A1 (en) * | 1994-09-30 | 1996-04-11 | Vlsi Technology, Inc. | Arithmetic logic unit with zero sum prediction |
| GB2354091A (en) * | 1999-09-09 | 2001-03-14 | Advanced Risc Mach Ltd | Zero result prediction. |
-
1984
- 1984-08-15 JP JP59169319A patent/JPS6148038A/ja active Granted
Cited By (5)
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| JPH0827708B2 (ja) * | 1990-04-04 | 1996-03-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ａｌｕ状況判定装置 |
| WO1996010784A1 (en) * | 1994-09-30 | 1996-04-11 | Vlsi Technology, Inc. | Arithmetic logic unit with zero sum prediction |
| GB2354091A (en) * | 1999-09-09 | 2001-03-14 | Advanced Risc Mach Ltd | Zero result prediction. |
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| US6629118B1 (en) | 1999-09-09 | 2003-09-30 | Arm Limited | Zero result prediction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319568B2 (ja) | 1991-03-15 |
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