JPS6148778B2 - - Google Patents
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- Publication number
- JPS6148778B2 JPS6148778B2 JP53149111A JP14911178A JPS6148778B2 JP S6148778 B2 JPS6148778 B2 JP S6148778B2 JP 53149111 A JP53149111 A JP 53149111A JP 14911178 A JP14911178 A JP 14911178A JP S6148778 B2 JPS6148778 B2 JP S6148778B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- layer
- polycrystalline silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、２層多結晶シリコン配線層を具備す
るMIS半導体装置の製法に関する。
るMIS半導体装置の製法に関する。
従来の２層の多結晶シリコン配線層を具備する
MIS半導体装置としては、１トランジスタメモリ
セルをもつてメモリ回路を構成したシリコンゲー
トMIS ICや電荷移送素子（CCD）等があるが、
たとえば１トランジスタメモリセルをもつてメモ
リ回路を構成したシリコンゲートMISICの製作に
あたつては、第１層の多結晶シリコン配線層パタ
ーンを形成したのち、第２ゲート絶縁膜をシリコ
ン基体表面を熱酸化して形成する際に同時に、表
面が露出している多結晶シリコン配線層の表皮部
を熱酸化して層間絶縁膜としての酸化シリコン膜
を形成している。
MIS半導体装置としては、１トランジスタメモリ
セルをもつてメモリ回路を構成したシリコンゲー
トMIS ICや電荷移送素子（CCD）等があるが、
たとえば１トランジスタメモリセルをもつてメモ
リ回路を構成したシリコンゲートMISICの製作に
あたつては、第１層の多結晶シリコン配線層パタ
ーンを形成したのち、第２ゲート絶縁膜をシリコ
ン基体表面を熱酸化して形成する際に同時に、表
面が露出している多結晶シリコン配線層の表皮部
を熱酸化して層間絶縁膜としての酸化シリコン膜
を形成している。
しかしながら、上記シリコン基体表面に形成さ
れた第２ゲート絶縁膜としての酸化シリコン膜
と、第１層の多結晶シリコン配線層表面に形成さ
れた層間絶縁膜としての酸化シリコン膜とは同一
の熱酸化処理によつてシリコン体と多結晶シリコ
ン体とを熱酸化して形成するものであり、それら
の酸化速度が各シリコン体中の不純物濃度によつ
て異なるため、その膜厚は相異したもので多結晶
シリコン配線層表面のものが厚膜をもつて形成さ
れる。そのため、２層の多結晶シリコン配線層を
形成し、全面に層間絶縁膜としてのPSG（リンシ
リケートガラス）膜を設けたのち、シリコン基体
の一部、第１層の多結晶シリコン配線層、第２層
の多結晶シリコン層に各アルミニウム配線を形成
する場合、それらの各コンタクト窓の形成におい
て、各コンタクト窓部分の絶縁膜の厚さが異なる
ことになり、他の個所よりも薄いところではオー
バエツチとなり、コンタクト窓がかなり大きなも
のになると共に、その個所の層間絶縁膜がオーバ
ハング構造となり信頼度的に大きな問題となつて
いる。
れた第２ゲート絶縁膜としての酸化シリコン膜
と、第１層の多結晶シリコン配線層表面に形成さ
れた層間絶縁膜としての酸化シリコン膜とは同一
の熱酸化処理によつてシリコン体と多結晶シリコ
ン体とを熱酸化して形成するものであり、それら
の酸化速度が各シリコン体中の不純物濃度によつ
て異なるため、その膜厚は相異したもので多結晶
シリコン配線層表面のものが厚膜をもつて形成さ
れる。そのため、２層の多結晶シリコン配線層を
形成し、全面に層間絶縁膜としてのPSG（リンシ
リケートガラス）膜を設けたのち、シリコン基体
の一部、第１層の多結晶シリコン配線層、第２層
の多結晶シリコン層に各アルミニウム配線を形成
する場合、それらの各コンタクト窓の形成におい
て、各コンタクト窓部分の絶縁膜の厚さが異なる
ことになり、他の個所よりも薄いところではオー
バエツチとなり、コンタクト窓がかなり大きなも
のになると共に、その個所の層間絶縁膜がオーバ
ハング構造となり信頼度的に大きな問題となつて
いる。
それゆえ、本発明の目的は上述したような従来
の諸欠点を解消し、簡便な手法をもつて高信頼度
の２層多結晶シリコン配線層を具備するMIS半導
体装置を得ることができる新規な製法を提供する
ことにある。
の諸欠点を解消し、簡便な手法をもつて高信頼度
の２層多結晶シリコン配線層を具備するMIS半導
体装置を得ることができる新規な製法を提供する
ことにある。
上記目的を達成するために、本発明のMIS半導
体装置の製法は、半導体基体上に第１の配線膜を
形成する工程と、前記第１の配線膜を覆つて第１
の絶縁膜を形成する工程と、前記第１の配線膜に
一部が重なるように、前記第１の絶縁膜上に第２
の配線膜を形成する工程と、前記第２の配線膜を
マスクとして該第２の配線膜から露出された前記
第１の絶縁膜をエツチング除去することによつ
て、前記第２の配線膜と重ならなかつた前記第１
の配線膜の部分を露出させる工程と、前記第２の
配線膜および前記露出された第１の配線膜の部分
を覆つて第２の絶縁膜を形成する工程と、前記第
２の配線膜および前記第１の配線膜の部分を覆う
前記第２の絶縁膜をそれぞれ選択的に同時にエツ
チング除去することによつて、前記第１および第
２の配線膜に対するコンタクト用窓を形成する工
程とを具備することを特徴とする。
体装置の製法は、半導体基体上に第１の配線膜を
形成する工程と、前記第１の配線膜を覆つて第１
の絶縁膜を形成する工程と、前記第１の配線膜に
一部が重なるように、前記第１の絶縁膜上に第２
の配線膜を形成する工程と、前記第２の配線膜を
マスクとして該第２の配線膜から露出された前記
第１の絶縁膜をエツチング除去することによつ
て、前記第２の配線膜と重ならなかつた前記第１
の配線膜の部分を露出させる工程と、前記第２の
配線膜および前記露出された第１の配線膜の部分
を覆つて第２の絶縁膜を形成する工程と、前記第
２の配線膜および前記第１の配線膜の部分を覆う
前記第２の絶縁膜をそれぞれ選択的に同時にエツ
チング除去することによつて、前記第１および第
２の配線膜に対するコンタクト用窓を形成する工
程とを具備することを特徴とする。
以下、本発明の一実施例である２層多結晶シリ
コン配線層を具備するMOS ICの製法を工程順に
図面を参照しながら詳述する。
コン配線層を具備するMOS ICの製法を工程順に
図面を参照しながら詳述する。
(1) Ｐ型シリコンウエーハ１表面を熱酸化しフイ
ールド酸化シリコン膜２を形成し、素子形成領
域を取り除いたのち、その領域を熱酸化して
800Å程度の第１ゲート酸化シリコン膜３を形
成する（第１図）。
ールド酸化シリコン膜２を形成し、素子形成領
域を取り除いたのち、その領域を熱酸化して
800Å程度の第１ゲート酸化シリコン膜３を形
成する（第１図）。
(2) 全面にCVD法により4500Å程度の多結晶シ
リコン膜４を形成し、リン処理等を行なつて低
抵抗化したのち、フオトエツチングにより不要
部分を取り除き、第１ゲート電極および１層配
線用としての多結晶シリコン膜パターンを形成
する（第２図）。ついで、セルフアライン方式
で不要な第１ゲート酸化シリコン膜３を取り除
く（第３図）。
リコン膜４を形成し、リン処理等を行なつて低
抵抗化したのち、フオトエツチングにより不要
部分を取り除き、第１ゲート電極および１層配
線用としての多結晶シリコン膜パターンを形成
する（第２図）。ついで、セルフアライン方式
で不要な第１ゲート酸化シリコン膜３を取り除
く（第３図）。
(3) 全面を熱酸化して800Å程度の第２ゲート酸
化シリコン膜５を形成すると共に、多結晶シリ
コン膜４表面にも層間絶縁膜としての厚い酸化
シリコン膜６を形成する（第４図）。Ｐ型シリ
コンウエーハ１よりもリン処理した多結晶シリ
コン膜４の方が酸化速度が大であるため、第２
ゲート酸化シリコン膜５の膜厚に比して層間絶
縁膜としての酸化シリコン膜６の膜厚が２〜３
倍大きなものになる。
化シリコン膜５を形成すると共に、多結晶シリ
コン膜４表面にも層間絶縁膜としての厚い酸化
シリコン膜６を形成する（第４図）。Ｐ型シリ
コンウエーハ１よりもリン処理した多結晶シリ
コン膜４の方が酸化速度が大であるため、第２
ゲート酸化シリコン膜５の膜厚に比して層間絶
縁膜としての酸化シリコン膜６の膜厚が２〜３
倍大きなものになる。
(4) 全面にCVD法により3500Å程度の多結晶シ
リコン膜７を形成し、リン処理等を行なつて低
抵抗体に化成する（第５図）。ついで、フオト
エツチングにより不要部分を取り除き、第２ゲ
ート電極および２層配線用としての多結晶シリ
コン膜パターンを形成する（第６図）。
リコン膜７を形成し、リン処理等を行なつて低
抵抗体に化成する（第５図）。ついで、フオト
エツチングにより不要部分を取り除き、第２ゲ
ート電極および２層配線用としての多結晶シリ
コン膜パターンを形成する（第６図）。
(5) 上記多結晶シリコン膜７をマスクとして、不
要な第２グート酸化シリコン膜５をエツチング
して取り去る（第７図）。この場合、オーバエ
ツチング等により多結晶シリコン膜７の端部が
オーバハング構造になるため、全面を熱酸化し
て酸化シリコン膜８を設け、オーバハング構造
を改善する（第８図）。
要な第２グート酸化シリコン膜５をエツチング
して取り去る（第７図）。この場合、オーバエ
ツチング等により多結晶シリコン膜７の端部が
オーバハング構造になるため、全面を熱酸化し
て酸化シリコン膜８を設け、オーバハング構造
を改善する（第８図）。
(6) ついで、この酸化シリコン膜８を取り除くこ
とにより、前記のオーバハング構造がなくなる
と共に、ソースおよびドレイン、拡散層（配線
層）等の表面を露出させることができる（第９
図）。
とにより、前記のオーバハング構造がなくなる
と共に、ソースおよびドレイン、拡散層（配線
層）等の表面を露出させることができる（第９
図）。
(7) 全面にリン等のＮ型不純物を高濃度に拡散
し、N+型層９を形成する（第１０図）。この
際、図示しないが他のソース、ドレイン、拡散
層配線等のN+型層が形成される。
し、N+型層９を形成する（第１０図）。この
際、図示しないが他のソース、ドレイン、拡散
層配線等のN+型層が形成される。
(8) 全面に層間絶縁膜としてのリンシリケートガ
ラス（PSG）膜１０を形成（第１１図）する。
ラス（PSG）膜１０を形成（第１１図）する。
ついで、各コンタクト窓を形成するためのフ
オトエツチングを行なう。この場合、PSG膜１
０のみを取り去ることにより各コンタクト窓を
形成できる。
オトエツチングを行なう。この場合、PSG膜１
０のみを取り去ることにより各コンタクト窓を
形成できる。
(9) 全面に配線用アルミニウム膜を真空蒸着等に
より形成し、フオトエツチングにより不要部分
を取り去つて、配線パターン１１〜１３を形成
する（第１３図）。
より形成し、フオトエツチングにより不要部分
を取り去つて、配線パターン１１〜１３を形成
する（第１３図）。
上述したように本発明においては、コンタクト
窓を形成するためのフオトエツチング工程の前
に、第１層多結晶シリコン膜４上の厚い酸化シリ
コン膜６を取り除き、第１層と第２層の多結晶シ
リコン膜６，７上とN+型層（拡散層）９上の層
間絶縁膜の膜厚を等しくし、同一の状態をもつて
コンタクト窓形成のためのフオトエツチングを行
なうものであるため、微細加工をもつて１回のフ
オトエツチングで各コンタクト窓を形成すること
ができる。このとき、第１の配線膜上の層間絶縁
膜６は第２層の多結晶シリコン膜７をマスクとし
てエツチング除去することができるので、層間絶
縁膜６をエツチングするための特別なマスクを用
意する必要がなく、複雑なプロセスとならない。
このため、第１の配線膜に対するコンタクト窓形
成部の占有面積を著しく減少できる。
窓を形成するためのフオトエツチング工程の前
に、第１層多結晶シリコン膜４上の厚い酸化シリ
コン膜６を取り除き、第１層と第２層の多結晶シ
リコン膜６，７上とN+型層（拡散層）９上の層
間絶縁膜の膜厚を等しくし、同一の状態をもつて
コンタクト窓形成のためのフオトエツチングを行
なうものであるため、微細加工をもつて１回のフ
オトエツチングで各コンタクト窓を形成すること
ができる。このとき、第１の配線膜上の層間絶縁
膜６は第２層の多結晶シリコン膜７をマスクとし
てエツチング除去することができるので、層間絶
縁膜６をエツチングするための特別なマスクを用
意する必要がなく、複雑なプロセスとならない。
このため、第１の配線膜に対するコンタクト窓形
成部の占有面積を著しく減少できる。
また、第１層多結晶シリコン膜４および第２層
多結晶シリコン膜７のオーバハング構造を酸化処
理によつて解消するものであるため、極めて高信
頼度の配線構造のものが製作できる。
多結晶シリコン膜７のオーバハング構造を酸化処
理によつて解消するものであるため、極めて高信
頼度の配線構造のものが製作できる。
したがつて本発明は、簡単な方法をもつて高信
頼度でかつ微細加工の配線を製作でき、汎用性に
すぐれているため種々の態様のデバイスの製作に
適用できるものである。
頼度でかつ微細加工の配線を製作でき、汎用性に
すぐれているため種々の態様のデバイスの製作に
適用できるものである。
第１図〜第１３図は、本発明の一実施例である
２層多結晶シリコン配線層を具備するMOS ICの
製作を工程順に示す断面図である。 １……Ｐ型シリコンウエーハ、２……フイール
ド酸化シリコン膜、３……第１ゲート酸化シリコ
ン膜、４……第１層多結晶シリコン膜、５……第
２ゲート酸化シリコン膜、６……酸化シリコン
膜、７……第２層多結晶シリコン膜、８……酸化
シリコン膜、９……N+型層、１０……PSG膜、
１１〜１３……アリミニウム配線。
２層多結晶シリコン配線層を具備するMOS ICの
製作を工程順に示す断面図である。 １……Ｐ型シリコンウエーハ、２……フイール
ド酸化シリコン膜、３……第１ゲート酸化シリコ
ン膜、４……第１層多結晶シリコン膜、５……第
２ゲート酸化シリコン膜、６……酸化シリコン
膜、７……第２層多結晶シリコン膜、８……酸化
シリコン膜、９……N+型層、１０……PSG膜、
１１〜１３……アリミニウム配線。
Claims (1)
- １ 半導体基体上に第１の配線膜を形成する工程
と、前記第１の配線膜を覆つて第１の絶縁膜を形
成する工程と、前記第１の配線膜に一部が重なる
ように、前記第１の絶縁膜上に第２の配線膜を形
成する工程と、前記第２の配線膜をマスクとして
該第２の配線膜から露出された前記第１の絶縁膜
をエツチング除去することによつて、前記第２の
配線膜と重ならなかつた前記第１の配線膜の部分
を露出させる工程と、前記第２の配線膜および前
記露出された第１の配線膜の部分を覆つて第２の
絶縁膜を形成する工程と、前記第２の配線膜およ
び前記第１の配線膜の部分を覆う前記第２の絶縁
膜をそれぞれ選択的に同時にエツチング除去する
ことによつて、前記第１および第２の配線膜に対
するコンタクト用窓を形成する工程とを具備する
ことを特徴とするMIS半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14911178A JPS5575243A (en) | 1978-12-04 | 1978-12-04 | Method of fabricating mis semiconductor device having two-layer polycrystalline silicon wired layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14911178A JPS5575243A (en) | 1978-12-04 | 1978-12-04 | Method of fabricating mis semiconductor device having two-layer polycrystalline silicon wired layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5575243A JPS5575243A (en) | 1980-06-06 |
| JPS6148778B2 true JPS6148778B2 (ja) | 1986-10-25 |
Family
ID=15467937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14911178A Granted JPS5575243A (en) | 1978-12-04 | 1978-12-04 | Method of fabricating mis semiconductor device having two-layer polycrystalline silicon wired layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5575243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296179U (ja) * | 1989-01-19 | 1990-07-31 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821355A (ja) * | 1981-07-29 | 1983-02-08 | Nec Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583380B2 (ja) * | 1977-03-04 | 1983-01-21 | 株式会社日立製作所 | 半導体装置とその製造方法 |
-
1978
- 1978-12-04 JP JP14911178A patent/JPS5575243A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0296179U (ja) * | 1989-01-19 | 1990-07-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5575243A (en) | 1980-06-06 |
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