JPS6362380A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6362380A JPS6362380A JP61208409A JP20840986A JPS6362380A JP S6362380 A JPS6362380 A JP S6362380A JP 61208409 A JP61208409 A JP 61208409A JP 20840986 A JP20840986 A JP 20840986A JP S6362380 A JPS6362380 A JP S6362380A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- gate
- oxide film
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板上の表面にスムースコート膜を形
成してその表面を平坦化したＭＯＳ型の半導体装置に関
し、特に微小なゲート長を有するあるいはポリサイド構
造を有するＭＯＳＯ８型体導体装置−トの熱処理による
変形を防止するプロセス技術に関するものである。
成してその表面を平坦化したＭＯＳ型の半導体装置に関
し、特に微小なゲート長を有するあるいはポリサイド構
造を有するＭＯＳＯ８型体導体装置−トの熱処理による
変形を防止するプロセス技術に関するものである。
従来、ＭＯＳＯ８型体導体装置造する場合は、そのトラ
ンジスタ部分の概略構造を第３図（１）に示すように、
ｐ型のシリコン基板１上にゲートポリシリコン配線形成
後に、そのゲートポリシリコン４をマスクとして例えば
Ａａのイオン注入を行って自己整合的にｎ＋層からなる
ソース、ドレイン領域６，７を形成した後、そのイオン
注入層のアニールと不純物の活性化のだめの熱処理を施
す。
ンジスタ部分の概略構造を第３図（１）に示すように、
ｐ型のシリコン基板１上にゲートポリシリコン配線形成
後に、そのゲートポリシリコン４をマスクとして例えば
Ａａのイオン注入を行って自己整合的にｎ＋層からなる
ソース、ドレイン領域６，７を形成した後、そのイオン
注入層のアニールと不純物の活性化のだめの熱処理を施
す。
ついで引き続き、スムースコート膜からの不純物のシリ
コン基板１への拡散を防ぐための下敷酸化膜８を形成す
る。次に、ＰＳＧ膜あるいはＢＰＳＧ膜などのスムース
コート膜１０を形成した後、そのり７０−のための熱処
理を行う方法が取られている。このとき、す７０−は、
酸化性雰囲気中で行った方が低温で良好な平坦化が可能
となるため、０宜雰囲気あるいはＨｚＯ雰囲気が用いら
れるのが通常である。なお、第３図中、３はゲート酸化
膜、５はポリシリコン４上に形成された高融点金属シリ
サイドでアシ、これらポリシリコン４と高融点金属シリ
サイド５によ）ポリサイドゲートを構成している。
コン基板１への拡散を防ぐための下敷酸化膜８を形成す
る。次に、ＰＳＧ膜あるいはＢＰＳＧ膜などのスムース
コート膜１０を形成した後、そのり７０−のための熱処
理を行う方法が取られている。このとき、す７０−は、
酸化性雰囲気中で行った方が低温で良好な平坦化が可能
となるため、０宜雰囲気あるいはＨｚＯ雰囲気が用いら
れるのが通常である。なお、第３図中、３はゲート酸化
膜、５はポリシリコン４上に形成された高融点金属シリ
サイドでアシ、これらポリシリコン４と高融点金属シリ
サイド５によ）ポリサイドゲートを構成している。
しかし、このようにして製造された従来のＭＯＳ型半導
体装置は、第３図（、）および（ｂ）に示すような欠点
があった。それは、スムースコー）ｉｌｏから侵入した
０２あるいはＨｘＯによりシリコン基板１やゲートポリ
サイドが酸化され、第３図（Ｌ）の符号３１に示すゲー
ト端部でゲート酸化膜３が厚くなったシ、第３図（ｂ）
に示すように、ポリサイドの高融点金属シリサイド５が
酸化されて、そのシリサイドの端部５１に大きいわん曲
が発生したシ、同図（ｂ）の符号５２に示すポリサイド
接合部にて剥離が発生したシし、ともにトランジスタの
特性、信頼性を低下させる大きな原因となってきた。特
に、ゲート長（Ｌ）が短かい程、この影響は大きく表わ
れ、微細化を妨げる一要因ともなっている。
体装置は、第３図（、）および（ｂ）に示すような欠点
があった。それは、スムースコー）ｉｌｏから侵入した
０２あるいはＨｘＯによりシリコン基板１やゲートポリ
サイドが酸化され、第３図（Ｌ）の符号３１に示すゲー
ト端部でゲート酸化膜３が厚くなったシ、第３図（ｂ）
に示すように、ポリサイドの高融点金属シリサイド５が
酸化されて、そのシリサイドの端部５１に大きいわん曲
が発生したシ、同図（ｂ）の符号５２に示すポリサイド
接合部にて剥離が発生したシし、ともにトランジスタの
特性、信頼性を低下させる大きな原因となってきた。特
に、ゲート長（Ｌ）が短かい程、この影響は大きく表わ
れ、微細化を妨げる一要因ともなっている。
本発明は上記のような問題点を解消するためになされた
もので、ゲート端部でのゲート酸化膜の厚膜化を防止す
るとともに、ポリサイドゲートのわん曲、剥離をも防止
することによシ、特性や信頼性の向上をはかったＭＯＳ
型の半導体装置を提供することを目的とする。
もので、ゲート端部でのゲート酸化膜の厚膜化を防止す
るとともに、ポリサイドゲートのわん曲、剥離をも防止
することによシ、特性や信頼性の向上をはかったＭＯＳ
型の半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板上の表面に、ス
ムースコート膜としてボロ／とリンのいずれか一方ある
いはその双方を含むＰＳＧ膜あるいはＢＰＳＧ膜などの
二酸化硅素膜が形成された構造のＭＯ３Ｏ３型体導体装
置いて、前記二酸化硅素膜の下部に、その膜と直接液し
て窒化硅素膜を形成したことを特徴とするものである。
ムースコート膜としてボロ／とリンのいずれか一方ある
いはその双方を含むＰＳＧ膜あるいはＢＰＳＧ膜などの
二酸化硅素膜が形成された構造のＭＯ３Ｏ３型体導体装
置いて、前記二酸化硅素膜の下部に、その膜と直接液し
て窒化硅素膜を形成したことを特徴とするものである。
本発明における窒化硅素膜は、スムースコート膜のリフ
ロー時の０２あるいはＨｚＯの下敷酸化膜およびその下
部に位置するシリコン基板やポリシリコン配線への到達
を防止し、ゲート端部でのゲート酸化膜の厚膜化および
ポリサイドゲートのわん曲を防止する役割をもつことと
なる。
ロー時の０２あるいはＨｚＯの下敷酸化膜およびその下
部に位置するシリコン基板やポリシリコン配線への到達
を防止し、ゲート端部でのゲート酸化膜の厚膜化および
ポリサイドゲートのわん曲を防止する役割をもつことと
なる。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図（ＩＬ）ないしく・）は本発明の一実施例による
ＭＯＳ型半導体装置の製造プロセスを示す概略工程断面
図である。この実施例では、同図（、）に示すように、
Ｐ拒のシリコン基板１上にフィールド酸化膜２を素子分
離用の選択酸化膜として形成した後、ゲート酸化膜３を
形成する。次に、同図（ｂ）に示すように、ゲートポリ
シリコン４を減圧ＣＶＤ法によって形成した後、これに
バターニング、エツチングを施し、ゲート部分のポリシ
リコン４を残して他を除去したうえ、このゲートポリシ
リコン４をマスクとして例えばＡｓイオン１１をイオン
注入して自己整合的にｎ 層からなるソース、ドレイン
領域６，７を形成する（第１図（ｃ）参照）。次いで、
同図（ｃ）に示すように、このソース、ドレイン領域６
．７のＡｓ注大層をアニーリングした後、これらソース
、ドレイン領域６，７を含むゲートポリシリコン４の表
面にスムースコート膜の下敷酸化膜８を形成する。引き
続き、同図（ｄ）に示すように、窒化硅素膜９を形成す
る。このとき、窒化硅素膜９は、減圧ＣＶＤ法あるいは
プラズマＣｖ引き続き、同図（ｄ）に示すように、この
窒化硅素膜９上に、ＰＳＧ膜、ＢＰＳＧ膜などの二酸化
硅素膜からなるスムースコート膜１０を形成する。しか
る後、このスムースコート膜１０を、従来と同様のＣｈ
雰囲気あるいはＨｚＯ雰囲気の酸化性雰囲気中でリフロ
ーすることによシ、同図（、）に示すように、スムース
コート膜１０ｔｌ−なだらかにしてその表面を平坦化し
たＭＯＳ型の半導体装置を製造したものである。
ＭＯＳ型半導体装置の製造プロセスを示す概略工程断面
図である。この実施例では、同図（、）に示すように、
Ｐ拒のシリコン基板１上にフィールド酸化膜２を素子分
離用の選択酸化膜として形成した後、ゲート酸化膜３を
形成する。次に、同図（ｂ）に示すように、ゲートポリ
シリコン４を減圧ＣＶＤ法によって形成した後、これに
バターニング、エツチングを施し、ゲート部分のポリシ
リコン４を残して他を除去したうえ、このゲートポリシ
リコン４をマスクとして例えばＡｓイオン１１をイオン
注入して自己整合的にｎ 層からなるソース、ドレイン
領域６，７を形成する（第１図（ｃ）参照）。次いで、
同図（ｃ）に示すように、このソース、ドレイン領域６
．７のＡｓ注大層をアニーリングした後、これらソース
、ドレイン領域６，７を含むゲートポリシリコン４の表
面にスムースコート膜の下敷酸化膜８を形成する。引き
続き、同図（ｄ）に示すように、窒化硅素膜９を形成す
る。このとき、窒化硅素膜９は、減圧ＣＶＤ法あるいは
プラズマＣｖ引き続き、同図（ｄ）に示すように、この
窒化硅素膜９上に、ＰＳＧ膜、ＢＰＳＧ膜などの二酸化
硅素膜からなるスムースコート膜１０を形成する。しか
る後、このスムースコート膜１０を、従来と同様のＣｈ
雰囲気あるいはＨｚＯ雰囲気の酸化性雰囲気中でリフロ
ーすることによシ、同図（、）に示すように、スムース
コート膜１０ｔｌ−なだらかにしてその表面を平坦化し
たＭＯＳ型の半導体装置を製造したものである。
このようにして製造されたＭＯＳ型半導体装置によると
、スムースコート層１０と下敷酸化膜８の間に窒化硅素
膜９を形成することによシ、スム−スコート層１０のリ
フロー時の０３あるいはＨｘＯが下敷酸化膜８およびそ
の下部に位置するシリコン基板１やポリシリコン配線へ
到達するのを防ぐことができる。これによって、従来の
ように窒化硅素膜がない場合は、リフロー時に、新たに
シリコン基板が酸化された夛、ゲートポリシリコン配線
が酸化されたすし、トランジスタのゲート端部でゲート
酸化ｍ３が厚膜化してＶｔｈが変動したり、トランジス
タ性能が低下する欠点があったが、これを解消すること
ができる。
、スムースコート層１０と下敷酸化膜８の間に窒化硅素
膜９を形成することによシ、スム−スコート層１０のリ
フロー時の０３あるいはＨｘＯが下敷酸化膜８およびそ
の下部に位置するシリコン基板１やポリシリコン配線へ
到達するのを防ぐことができる。これによって、従来の
ように窒化硅素膜がない場合は、リフロー時に、新たに
シリコン基板が酸化された夛、ゲートポリシリコン配線
が酸化されたすし、トランジスタのゲート端部でゲート
酸化ｍ３が厚膜化してＶｔｈが変動したり、トランジス
タ性能が低下する欠点があったが、これを解消すること
ができる。
第２図は本発明の別の実施例を示すＭＯＳ型トランジス
タの模式的な断面図であシ、この実施例が第１図の実施
例と異なる点は、ゲートにゲートポリシリコン４と高融
点金属シリサイド５からなるポリサイドを用い、下敷酸
化膜８とスムースコート膜１００間に窒化硅素膜９を減
圧ＣＶＤ法あるいはプラズマＣＶＤ法により形成したこ
とである。なお、図中、同一符号は同一または和尚部分
を示している。
タの模式的な断面図であシ、この実施例が第１図の実施
例と異なる点は、ゲートにゲートポリシリコン４と高融
点金属シリサイド５からなるポリサイドを用い、下敷酸
化膜８とスムースコート膜１００間に窒化硅素膜９を減
圧ＣＶＤ法あるいはプラズマＣＶＤ法により形成したこ
とである。なお、図中、同一符号は同一または和尚部分
を示している。
この実施例においても、上記実施例と同様に窒化硅素膜
９によってスムースコート膜１０の９７０−時に０２お
るいはＨｚＯの侵入を防ぐことができるので、従来のよ
うに、高融点金属シリサイド５が酸化されてテンシルス
トレスが増大し、ゲート酸化Ｍ３の耐圧が低下したり、
高融点金属シリサイド５がわん曲や剥離したシすること
がなくなり１ トランジスタの特性、信頼性を向上させ
ることが可能となる。
９によってスムースコート膜１０の９７０−時に０２お
るいはＨｚＯの侵入を防ぐことができるので、従来のよ
うに、高融点金属シリサイド５が酸化されてテンシルス
トレスが増大し、ゲート酸化Ｍ３の耐圧が低下したり、
高融点金属シリサイド５がわん曲や剥離したシすること
がなくなり１ トランジスタの特性、信頼性を向上させ
ることが可能となる。
以上のように本発明の半導体装置によれば、スムースコ
ート膜と下敷酸化膜の間に窒化硅素膜を設けることによ
シ、スムースコート膜のリフロー時の０２あるいはＨｍ
Ｏの下敷酸化膜およびその下部に位置するシリコン基板
やポリシリコン配線への到達を防ぐことができるので、
ゲート端部でのゲート酸化膜の厚膜化およびポリサイド
ゲートのわん曲、剥離を防止でき、これによって、トラ
ンジスタの特性や信頼性の向上がはかれる効果がある。
ート膜と下敷酸化膜の間に窒化硅素膜を設けることによ
シ、スムースコート膜のリフロー時の０２あるいはＨｍ
Ｏの下敷酸化膜およびその下部に位置するシリコン基板
やポリシリコン配線への到達を防ぐことができるので、
ゲート端部でのゲート酸化膜の厚膜化およびポリサイド
ゲートのわん曲、剥離を防止でき、これによって、トラ
ンジスタの特性や信頼性の向上がはかれる効果がある。
第１図は本発明の一実施例による半導体装置の製造プロ
セスを示す概略工程断面図、第２図は本発明の別の実施
例を示すＭＯＳ型トランジスタの模式的な断面図、第３
図は従来例によるＭＯｌ！１トランジスタの概略構造を
示す断面図である。 １・・・・シリコン基板、２・・・・フィールド酸化膜
、３・・・・ゲート酸化膜、４拳・・・ゲートポリシリ
コン、５・・・・高融点金属シリサイド、６・・・・ソ
ース領域、７・・拳・ドレイン領域、８・・・・下敷酸
化膜、９・・・Φ窒化硅素膜、１０・・・・スムースコ
ート膜。
セスを示す概略工程断面図、第２図は本発明の別の実施
例を示すＭＯＳ型トランジスタの模式的な断面図、第３
図は従来例によるＭＯｌ！１トランジスタの概略構造を
示す断面図である。 １・・・・シリコン基板、２・・・・フィールド酸化膜
、３・・・・ゲート酸化膜、４拳・・・ゲートポリシリ
コン、５・・・・高融点金属シリサイド、６・・・・ソ
ース領域、７・・拳・ドレイン領域、８・・・・下敷酸
化膜、９・・・Φ窒化硅素膜、１０・・・・スムースコ
ート膜。
Claims (3)
- （１）半導体基板上の表面に、スムースコート膜として
ボロンとリンのいずれか一方あるいはその双方を含む二
酸化硅素膜が形成された構造のＭＯＳ型半導体装置にお
いて、前記二酸化硅素膜の下部に、その膜と直接接して
窒化硅素膜を形成したことを特徴とする半導体装置。 - （２）窒化硅素膜は、スムースコート膜からのボロンあ
るいはリンの拡散防止用に形成する下敷酸化膜上に形成
することを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （３）窒化硅素膜は、減圧ＣＶＤ法あるいはプラズマＣ
ＶＤ法を用いて形成することを特徴とする特許請求の範
囲第１項または第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208409A JPS6362380A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208409A JPS6362380A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362380A true JPS6362380A (ja) | 1988-03-18 |
Family
ID=16555759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208409A Pending JPS6362380A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362380A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304840A (en) * | 1992-07-24 | 1994-04-19 | Trw Inc. | Cryogenic radiation-hard dual-layer field oxide for field-effect transistors |
| US5541434A (en) * | 1992-09-11 | 1996-07-30 | Inmos Limited | Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5253666A (en) * | 1975-10-29 | 1977-04-30 | Hitachi Ltd | Method of preventing impurity diffusion from doped oxide |
| JPS5898934A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1986
- 1986-09-03 JP JP61208409A patent/JPS6362380A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5253666A (en) * | 1975-10-29 | 1977-04-30 | Hitachi Ltd | Method of preventing impurity diffusion from doped oxide |
| JPS5898934A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304840A (en) * | 1992-07-24 | 1994-04-19 | Trw Inc. | Cryogenic radiation-hard dual-layer field oxide for field-effect transistors |
| US5541434A (en) * | 1992-09-11 | 1996-07-30 | Inmos Limited | Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device |
| US5602055A (en) * | 1992-09-11 | 1997-02-11 | Inmos Limited | Method of manufacturing a semiconductor device incorporating a selectively deposited contact |
| US5838049A (en) * | 1992-09-11 | 1998-11-17 | Sgs-Thomson Microelectronics, Ltd. | Semiconductor device incorporating a contact and manufacture thereof |
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