JPS6149614A - 過電流制御回路 - Google Patents
過電流制御回路Info
- Publication number
- JPS6149614A JPS6149614A JP17113984A JP17113984A JPS6149614A JP S6149614 A JPS6149614 A JP S6149614A JP 17113984 A JP17113984 A JP 17113984A JP 17113984 A JP17113984 A JP 17113984A JP S6149614 A JPS6149614 A JP S6149614A
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- JP
- Japan
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- overcurrent
- control circuit
- pulse width
- voltage
- tri
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- Pending
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- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高周波スイッチング電源の主トランジスタの過
電流制御回路に関する。
電流制御回路に関する。
近年、電子装置に組み込む電源として、小型・・軽量・
高能率が達成できる高周波スイッチング電源が多く採用
されている。その電源において。
高能率が達成できる高周波スイッチング電源が多く採用
されている。その電源において。
入力パルスを増幅し、電力を供給する主スイツチングト
ランジスタを過電流による破壊から防止する必要があり
、特に応答特性のよい過電流制御回路が要望されている
。
ランジスタを過電流による破壊から防止する必要があり
、特に応答特性のよい過電流制御回路が要望されている
。
従来の過電流制御回路の一例を第２図を用いて説明する
。
。
第２図Ｔａ）は主スイツチトランジスタＴＲＩがオン、
したとき、負荷６に電力を供給するフォワード型のスイ
ッチング電源の１例を示すもので、その動作は以下の通
りである。
したとき、負荷６に電力を供給するフォワード型のスイ
ッチング電源の１例を示すもので、その動作は以下の通
りである。
発振回路１で発生した約５０ＫＨｚのパルスを。
パルス幅制御回路２により負荷６に所定の電圧が発生ず
るようパルス幅の制御を行った後、主スイツチングトラ
ンジスタＴＲＩに入力しドライブする。ＴＲＩのスイッ
チング電流はトランスＴにより変換され、ダイオードＤ
３．Ｄ４．平滑用コイルしおよび平滑用コンデンサＣに
より整流・平滑されて負荷６に電圧を供給する。
るようパルス幅の制御を行った後、主スイツチングトラ
ンジスタＴＲＩに入力しドライブする。ＴＲＩのスイッ
チング電流はトランスＴにより変換され、ダイオードＤ
３．Ｄ４．平滑用コイルしおよび平滑用コンデンサＣに
より整流・平滑されて負荷６に電圧を供給する。
一方すＬ荷電圧を設定し電圧変動を安定化するため、基
準電圧Ｖｅ２と、抵抗Ｒ’２２により供給される負荷電
圧との差を増幅器ＡＭＰ７によりパルス幅制御回路２に
帰還し、ＴＲＩの入カパルス幅を制省卸する。
準電圧Ｖｅ２と、抵抗Ｒ’２２により供給される負荷電
圧との差を増幅器ＡＭＰ７によりパルス幅制御回路２に
帰還し、ＴＲＩの入カパルス幅を制省卸する。
第２図（ｂ）は主要各部の波形を表したもので、同図（
１１はＴＲＩのゲート（以下ＴＲＩはＦＥＴとする）の
ドライブ信号、（２）はＴＲＩのドレイン電流Ｉ’ｄ、
（３）はＴＲＩのソース・ドレイン間電圧Ｖｄｓ、（４
１は負荷電流ＩＯである。（５）はパルス幅制御回路２
の動作を示すもので２発振回路１より出力されるパルス
より発生した鋸歯状波２０２と、ＡＭＰ７の出力電圧２
００と比較しパルス幅制御して、ドライブ信号（１）を
発生する。
１１はＴＲＩのゲート（以下ＴＲＩはＦＥＴとする）の
ドライブ信号、（２）はＴＲＩのドレイン電流Ｉ’ｄ、
（３）はＴＲＩのソース・ドレイン間電圧Ｖｄｓ、（４
１は負荷電流ＩＯである。（５）はパルス幅制御回路２
の動作を示すもので２発振回路１より出力されるパルス
より発生した鋸歯状波２０２と、ＡＭＰ７の出力電圧２
００と比較しパルス幅制御して、ドライブ信号（１）を
発生する。
ＴＲＩの過電流制御を以下説明する。
抵抗Ｒ２１で検出したドレイン電流１ｄを基準電圧Ｖｅ
ｌと比較し、Ｒ２１ＸＩｄ＞ＶｅｌならばＡＭＰ５は比
較電圧２０１を発生しパルス幅制御回路４を制御する。
ｌと比較し、Ｒ２１ＸＩｄ＞ＶｅｌならばＡＭＰ５は比
較電圧２０１を発生しパルス幅制御回路４を制御する。
即ちパルス幅制御回路４において、パルス幅制御回路２
の出力パルスより第２図（６）に示すように鋸歯状波２
０３を発生させ、比較電圧２０１と比較してパルス幅制
御したパルスを発生させる。設定過電流に対して検出電
流が小であれば２発生パルス幅はパルス幅制御回路２の
出力と同一であり上記設定値を超える程度に応じて比較
電圧２０１が上昇し、パルス幅を減少してＴＲＩの電流
を減少させる。
の出力パルスより第２図（６）に示すように鋸歯状波２
０３を発生させ、比較電圧２０１と比較してパルス幅制
御したパルスを発生させる。設定過電流に対して検出電
流が小であれば２発生パルス幅はパルス幅制御回路２の
出力と同一であり上記設定値を超える程度に応じて比較
電圧２０１が上昇し、パルス幅を減少してＴＲＩの電流
を減少させる。
以上の過電流制御方式は平均過電流に対する制御であっ
て、第２図（ｂ） −（２１に示すパルス状のドレイン
電流１ｄに比例した検出電流をＡＭＰ５において平均化
し、その出力電圧によりパルス幅を制御している。
て、第２図（ｂ） −（２１に示すパルス状のドレイン
電流１ｄに比例した検出電流をＡＭＰ５において平均化
し、その出力電圧によりパルス幅を制御している。
以上説明した従来の過電流制御方式は検出電流を平均化
しているため、応答速度が遅いという問題点があった。
しているため、応答速度が遅いという問題点があった。
上記従来の問題点は、スイッチトランジスタの主電流を
電圧変換して過電流を検出する手段と。
電圧変換して過電流を検出する手段と。
該スイッチトランジスタのドライブ信号が高レベルのと
き上記検出した過電流情和を自己保持して該スイッチト
ランジスタのドライブ信号を遮断する手段とを備えた本
発明による過電流制御回路により解決することが出来る
。
き上記検出した過電流情和を自己保持して該スイッチト
ランジスタのドライブ信号を遮断する手段とを備えた本
発明による過電流制御回路により解決することが出来る
。
上記本発明によれば、主スイツチトランジスタの先頭過
電流を検出すると、ドライブ信号が高レベルのとき自己
保持し低レベルのとき自己保持を解除する自己保持回路
により該トランジスタの過電流を入力ドライブ信号ごと
に制御することが出来るため、応答速度の良い過電流制
御回路が実現できる。
電流を検出すると、ドライブ信号が高レベルのとき自己
保持し低レベルのとき自己保持を解除する自己保持回路
により該トランジスタの過電流を入力ドライブ信号ごと
に制御することが出来るため、応答速度の良い過電流制
御回路が実現できる。
本発明の実施例を図を用いて説明する。
第１図（ｆｌ）は本発明の実施例のブロック図、第１図
ｆｂｌは動作を説明するタイム・チャートである。
ｆｂｌは動作を説明するタイム・チャートである。
なお企図を通じて同一記号は同一対象物を表す。
第１図（ａ）において、３は本発明による過電流制御回
路であって、その他の部分は第２図と同一である。
路であって、その他の部分は第２図と同一である。
過電流制御回路３において、ＩＮＶＩ、ＩＮＶ２および
Ｉ Ｎ ’Ｖ ３はＭＯＳ −ＦＥＴで構成されるイン
バータであって、ＩＮＶＩおよびＩＮＶ２によりパルス
幅制御回路２の出力は主トランジスタＴＲＩをドライブ
する。
Ｉ Ｎ ’Ｖ ３はＭＯＳ −ＦＥＴで構成されるイン
バータであって、ＩＮＶＩおよびＩＮＶ２によりパルス
幅制御回路２の出力は主トランジスタＴＲＩをドライブ
する。
ＩＮＶ３は過電流検出時、ダイオードＤ２を通じてＩＮ
Ｖ２の入力を高レベルにクランプしＴＲ１をオフするも
ので、そのときダイオードＤ１はＩＮＶＩの出力を阻止
し、また抵抗Ｒ６は上記クランプが解除されたときＩＮ
Ｖ２の入力１０４の電位を早急に低レベルに放電する回
路である。
Ｖ２の入力を高レベルにクランプしＴＲ１をオフするも
ので、そのときダイオードＤ１はＩＮＶＩの出力を阻止
し、また抵抗Ｒ６は上記クランプが解除されたときＩＮ
Ｖ２の入力１０４の電位を早急に低レベルに放電する回
路である。
ＴＲ２はＰ、ＮＰ）ランジスタ、ＴＲ３はＮＰＮトラン
ジスタで本図の接続により自己保持回路を構成している
。即ち抵抗Ｒ１に過電流が流れ、抵抗Ｒ２を通じてＴＲ
３に電流が流れてＴＲ３がオンするとＴＲ３のコレクタ
１０３は低レベルとなり、従ってＴＲ２がオンし、ＴＲ
２のコレクタの電位が上界して抵抗Ｒ３を通じてＴＲ３
をオンする。
ジスタで本図の接続により自己保持回路を構成している
。即ち抵抗Ｒ１に過電流が流れ、抵抗Ｒ２を通じてＴＲ
３に電流が流れてＴＲ３がオンするとＴＲ３のコレクタ
１０３は低レベルとなり、従ってＴＲ２がオンし、ＴＲ
２のコレクタの電位が上界して抵抗Ｒ３を通じてＴＲ３
をオンする。
ＴＲＩの過電流が解除してもパルス幅制御回路２の出力
が高レベルを持続している間、ＴＲ２従ってＴＲ３のｉ
−ン状態が保持される。なお、パルス幅制御回路２の出
力回路は低・インピーダンスであり、その出力が高レベ
ルの間ＴＲ３の電流を供給し、また該出力が低レベルの
ときＴＲ３をオフする。
が高レベルを持続している間、ＴＲ２従ってＴＲ３のｉ
−ン状態が保持される。なお、パルス幅制御回路２の出
力回路は低・インピーダンスであり、その出力が高レベ
ルの間ＴＲ３の電流を供給し、また該出力が低レベルの
ときＴＲ３をオフする。
ＩＮＶ３の人力点１０３が低レベルとなるとＩＮＶ３の
出力電圧は高レベルとなりＤ２を通じてＩＮＶ２の入力
電圧を高レベルとし、従ってＴＲ１の入力ドライブ電圧
が低レベルとなってＴＲＩをオフする。
出力電圧は高レベルとなりＤ２を通じてＩＮＶ２の入力
電圧を高レベルとし、従ってＴＲ１の入力ドライブ電圧
が低レベルとなってＴＲＩをオフする。
上記過電流によりオンしたＴＲ２，ＴＲ３は入力パルス
が低レベルとなると自己保持を解除してオフし初期の状
態に復帰する。
が低レベルとなると自己保持を解除してオフし初期の状
態に復帰する。
第１図（ｂｌは上記動作を表すタイム・チャートであっ
て、（１）はドレイン電流、（２）はパルス幅制御回路
２の出力、（３）は過電流制御されたＴＲＩのドライブ
信号を表す。
て、（１）はドレイン電流、（２）はパルス幅制御回路
２の出力、（３）は過電流制御されたＴＲＩのドライブ
信号を表す。
本図では設定値１００を超えた時点ｔ１からパルス幅制
御回路２の出力が低レベルになる時点Ｌ２までの間、自
己保持回路が動作してＴＲＩのドライブ信号を低レベル
にクランプし、ドレイン電流Ｉｄをオフすることを表し
ている。
御回路２の出力が低レベルになる時点Ｌ２までの間、自
己保持回路が動作してＴＲＩのドライブ信号を低レベル
にクランプし、ドレイン電流Ｉｄをオフすることを表し
ている。
なお本過電流設定回路３において、Ｒ１は設定過電流に
対してＴＲ３のベース・エミッタ間電圧以上発生ずる値
、Ｒ２は設定過電流のとき抵抗Ｒ５を通じてＴＲ３がオ
ンとなる電流を供給しうる値、Ｒ３，Ｒ４はパルス幅制
御回路２の出力電圧によりＴＲ２がオンとなりＴＲ３の
オン状態を持Ｖεしうる電流を供給するような値、Ｒ６
はＩＮＶ２の入力容量の電荷を入力パルス幅と比較して
充分速く放電する時定数を持たせる値等にそれぞれ設定
される。
対してＴＲ３のベース・エミッタ間電圧以上発生ずる値
、Ｒ２は設定過電流のとき抵抗Ｒ５を通じてＴＲ３がオ
ンとなる電流を供給しうる値、Ｒ３，Ｒ４はパルス幅制
御回路２の出力電圧によりＴＲ２がオンとなりＴＲ３の
オン状態を持Ｖεしうる電流を供給するような値、Ｒ６
はＩＮＶ２の入力容量の電荷を入力パルス幅と比較して
充分速く放電する時定数を持たせる値等にそれぞれ設定
される。
以上説明したように本発明によれば、負荷に電力を供給
する入力ドライブ信号が高レベルの期間過電流が発生し
たとき、自己保持回路が作動し入力ドライブ信号を低レ
ベルにクランプして主スイツチトランジスタを遮断する
ため、応答特性が良く、主スイツチトランジスタおよび
整流ダイオ−。
する入力ドライブ信号が高レベルの期間過電流が発生し
たとき、自己保持回路が作動し入力ドライブ信号を低レ
ベルにクランプして主スイツチトランジスタを遮断する
ため、応答特性が良く、主スイツチトランジスタおよび
整流ダイオ−。
ドの保護特性が向上する。
また本過電流制御回路はインパーク・ロジックとトラン
ジスタで構成できるため人イブリッドＩＣ化が容易で低
コスト化が期待できる。
ジスタで構成できるため人イブリッドＩＣ化が容易で低
コスト化が期待できる。
第１図（ａ）は本発明の実施例の回路図。
第１図（ｂｌは動作を表すタイム・チャート第２図＋８
１は従来の技術を説明する回路図。 ト 第２図Ｕｊｌは第２図（ａｌ各部電圧・電流を表すタイ
ム・チャート。 である。図中。 ｌは発振回路。 ２はパルス幅制御回路。 ３は過電流制御回路。 ＴＲＩは主スイツチトランジスタ。 ＩＮＶＩ、ＩＮＶ２．ＩＮＶ３はインバータ。 ＴＲ２はＰＮＰ トランジスタ。 ＴＲ３はＮＰＮ トランジスタ。 Ｄｌ、、Ｄ２はダイオード。 Ｒ１は過電流検出用抵抗。 である。
１は従来の技術を説明する回路図。 ト 第２図Ｕｊｌは第２図（ａｌ各部電圧・電流を表すタイ
ム・チャート。 である。図中。 ｌは発振回路。 ２はパルス幅制御回路。 ３は過電流制御回路。 ＴＲＩは主スイツチトランジスタ。 ＩＮＶＩ、ＩＮＶ２．ＩＮＶ３はインバータ。 ＴＲ２はＰＮＰ トランジスタ。 ＴＲ３はＮＰＮ トランジスタ。 Ｄｌ、、Ｄ２はダイオード。 Ｒ１は過電流検出用抵抗。 である。
Claims (1)
- スイッチトランジスタの主電流を電圧変換して過電流を
検出する手段と、該スイッチトランジスタのドライブ信
号が高レベルのとき上記検出した過電流情報を自己保持
して該スイッチトランジスタのドライブ信号を遮断する
手段とを備えたことを特徴とする過電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17113984A JPS6149614A (ja) | 1984-08-17 | 1984-08-17 | 過電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17113984A JPS6149614A (ja) | 1984-08-17 | 1984-08-17 | 過電流制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149614A true JPS6149614A (ja) | 1986-03-11 |
Family
ID=15917705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17113984A Pending JPS6149614A (ja) | 1984-08-17 | 1984-08-17 | 過電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6445192B1 (ja) * | 2017-08-04 | 2018-12-26 | 新電元工業株式会社 | 電源装置、および、電源装置の制御方法 |
-
1984
- 1984-08-17 JP JP17113984A patent/JPS6149614A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6445192B1 (ja) * | 2017-08-04 | 2018-12-26 | 新電元工業株式会社 | 電源装置、および、電源装置の制御方法 |
| WO2019026295A1 (ja) * | 2017-08-04 | 2019-02-07 | 新電元工業株式会社 | 電源装置、および、電源装置の制御方法 |
| CN109804564A (zh) * | 2017-08-04 | 2019-05-24 | 新电元工业株式会社 | 电源装置、以及，电源装置的控制方法 |
| US10333303B2 (en) | 2017-08-04 | 2019-06-25 | Shindengen Electric Manufacturing Co., Ltd. | Power supply device and method of controlling power supply device |
| CN109804564B (zh) * | 2017-08-04 | 2023-01-06 | 新电元工业株式会社 | 电源装置、以及，电源装置的控制方法 |
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