JPS6149694A - 直流モ−タ駆動装置 - Google Patents
直流モ−タ駆動装置Info
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- JPS6149694A JPS6149694A JP59168995A JP16899584A JPS6149694A JP S6149694 A JPS6149694 A JP S6149694A JP 59168995 A JP59168995 A JP 59168995A JP 16899584 A JP16899584 A JP 16899584A JP S6149694 A JPS6149694 A JP S6149694A
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Links
- 238000001514 detection method Methods 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 241000700159 Rattus Species 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P5/00—Arrangements specially adapted for regulating or controlling the speed or torque of two or more electric motors
- H02P5/68—Arrangements specially adapted for regulating or controlling the speed or torque of two or more electric motors controlling two or more DC dynamo-electric motors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Direct Current Motors (AREA)
- Inverter Devices (AREA)
- Control Of Multiple Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は直流モータ駆動装置に関する。
背景技術
ディノタル信号を入力信号としてその信号の内容に応じ
て直流モータを正転、逆転させる直流モータ駆動装置の
従来例を第１図に示す。本図において、入力端子ＩＮな
いしＩＮ、にはデコーダ１が接続すれ、デコーダｌは４
ビツトのディノタル信号を論理変換して１２ビツトの論
理出力を得る。デコーダ１の第１ないし第１２出力端子
にはスイッチ回路２が接続されている。スイッチ回路２
はデコーダｌの第１ないし第１２出力端子に対応した１
２個のトランジスタ２０１ないし２１２を有し、トラン
ジスタ２０１ないし２１２のベースは対応するデコーダ
１の第１ないし第１２出力端子に接続されている。トラ
ンジスタ２０１のエミッタがトランジスタ２０４のコレ
クタに接続されかつその接続う１ンはスイッチ回路２の
出力端子０２に接続されている。トランジスタ２０２の
エミッタがトランジスタ２０５のコレクタに接続されか
つその接続ラインはスイッチ回路２の出力端子Ｏ４に接
続されている。またトランジスタ２０３のエミッタがト
ランジスタ２０６のコレクタに接続されかつその接続ラ
インはスイッチ回路２の出力端子Ｏφに接続されている
。トランジスタ２旧ないし２０３のコレクタには電圧Ｖ
ｃｃが供給され、トランジスタ２０４ないし２０６のエ
ミッタはアースされている。またスイッチ回路２は出力
端子Ｏないし０５を有し、トランジスタ２０７ないし２
１２がトランジスタ２０１ないし２０６と同様の回路を
形成して出力端子Ｏないし０５に接続されている。
て直流モータを正転、逆転させる直流モータ駆動装置の
従来例を第１図に示す。本図において、入力端子ＩＮな
いしＩＮ、にはデコーダ１が接続すれ、デコーダｌは４
ビツトのディノタル信号を論理変換して１２ビツトの論
理出力を得る。デコーダ１の第１ないし第１２出力端子
にはスイッチ回路２が接続されている。スイッチ回路２
はデコーダｌの第１ないし第１２出力端子に対応した１
２個のトランジスタ２０１ないし２１２を有し、トラン
ジスタ２０１ないし２１２のベースは対応するデコーダ
１の第１ないし第１２出力端子に接続されている。トラ
ンジスタ２０１のエミッタがトランジスタ２０４のコレ
クタに接続されかつその接続う１ンはスイッチ回路２の
出力端子０２に接続されている。トランジスタ２０２の
エミッタがトランジスタ２０５のコレクタに接続されか
つその接続ラインはスイッチ回路２の出力端子Ｏ４に接
続されている。またトランジスタ２０３のエミッタがト
ランジスタ２０６のコレクタに接続されかつその接続ラ
インはスイッチ回路２の出力端子Ｏφに接続されている
。トランジスタ２旧ないし２０３のコレクタには電圧Ｖ
ｃｃが供給され、トランジスタ２０４ないし２０６のエ
ミッタはアースされている。またスイッチ回路２は出力
端子Ｏないし０５を有し、トランジスタ２０７ないし２
１２がトランジスタ２０１ないし２０６と同様の回路を
形成して出力端子Ｏないし０５に接続されている。
出力端子Ｏφ、０４間に直流モータ３が、出力端子０１
゜０２間に直流モータ４が、出力端子０３，０４間に直
流モータ５が、また出力端子０４，０５間に直流モータ
は正（→、負←）の極性端子を有し、モータ３，４の負
極端子が出力端子０１に接続され、モータ５，６の負極
端子が出力端子０４に接続されている。モータ３ないし
６は極性通りに電圧ＶＣｃが印加されると所定の方向に
いわゆる正回転し、極性とは反対に逆極性で電圧ｖｃｃ
が印加されると所定の方向とは反対方向にいわゆる逆回
転する。
゜０２間に直流モータ４が、出力端子０３，０４間に直
流モータ５が、また出力端子０４，０５間に直流モータ
は正（→、負←）の極性端子を有し、モータ３，４の負
極端子が出力端子０１に接続され、モータ５，６の負極
端子が出力端子０４に接続されている。モータ３ないし
６は極性通りに電圧ＶＣｃが印加されると所定の方向に
いわゆる正回転し、極性とは反対に逆極性で電圧ｖｃｃ
が印加されると所定の方向とは反対方向にいわゆる逆回
転する。
かかる構成の従来の直流モータ駆動装置においては、４
ビツトのディノタル信号が入力端子ＩＮ。
ビツトのディノタル信号が入力端子ＩＮ。
ないしＩＮ３を介してデコーダ１の入力端子Ａ、Ｂ。
Ｃ，Ｄに供給される。デコーダ１は４ビツトのディノタ
ル信号を所定のコードで１２ビツトのディノタル信号に
変換し、第１出カ端子ないし第１２出力端子に変換出力
を得る。すなわち、入力ディジタル信号が論理” ｏ
ｏ ｏ ｏ ”の場合には第１出力端子ないし第１２端
は全て論理Ｉｔ Ｏｊｌの出力となり、入力ディジタル
信号が論理” ｏ ｏ ｏ ｉ”から°’ １１１１
”までの間では第１ないし第１２出力端子のいずれかの
出力端子が論理“１″の出力となる。デコーダ１は正論
理の出力となシ、論理″Ｏｎでは低レベル出力に、論理
Ｉｔ Ｉ Ｉ＋では高レベル出力になる。こうして高レ
ベルとなったデコーダｌの出力端子に対応するスイッチ
回路２のトランジスタのみがオンとなる。今、。
ル信号を所定のコードで１２ビツトのディノタル信号に
変換し、第１出カ端子ないし第１２出力端子に変換出力
を得る。すなわち、入力ディジタル信号が論理” ｏ
ｏ ｏ ｏ ”の場合には第１出力端子ないし第１２端
は全て論理Ｉｔ Ｏｊｌの出力となり、入力ディジタル
信号が論理” ｏ ｏ ｏ ｉ”から°’ １１１１
”までの間では第１ないし第１２出力端子のいずれかの
出力端子が論理“１″の出力となる。デコーダ１は正論
理の出力となシ、論理″Ｏｎでは低レベル出力に、論理
Ｉｔ Ｉ Ｉ＋では高レベル出力になる。こうして高レ
ベルとなったデコーダｌの出力端子に対応するスイッチ
回路２のトランジスタのみがオンとなる。今、。
デコーダ１の第３及び第５出力端子が高レベルになると
、トランジスタ２０３，２０５がオンとなる。故に、電
圧Ｖ。Ｃがトランジスタ２０３．２０５を介して出力端
子Ｏφ、０４間、すなわちモータ３に極性通りに印加さ
れ、モータ３は正方向に回転駆動される。
、トランジスタ２０３，２０５がオンとなる。故に、電
圧Ｖ。Ｃがトランジスタ２０３．２０５を介して出力端
子Ｏφ、０４間、すなわちモータ３に極性通りに印加さ
れ、モータ３は正方向に回転駆動される。
次に、入力ディジタル信号の内容が変化すると、デコー
ダｌの第１ないし第１２出力端子の各レベルと新たな状
態に変化する。このとき、例えば、デコーダｌの第２及
び第６出力端子が高レベルになると、トランジスタ２０
２ｊ２０６がオンとなる。故に、モータ３に逆極性で電
圧■ｃｃが印加されるのでモータ３は逆回転する。
ダｌの第１ないし第１２出力端子の各レベルと新たな状
態に変化する。このとき、例えば、デコーダｌの第２及
び第６出力端子が高レベルになると、トランジスタ２０
２ｊ２０６がオンとなる。故に、モータ３に逆極性で電
圧■ｃｃが印加されるのでモータ３は逆回転する。
なお、入力ディジタル信号の内容は直列に接続された２
つのトランジスタ（例えば、２０１及び２０４）を同時
にオンするものではない。
つのトランジスタ（例えば、２０１及び２０４）を同時
にオンするものではない。
かかる従来の直流モータ駆動装置においては、ディノタ
ル信号がデコーダ１に供給されてからデるまでに要する
応答時間がその出力端によって異コーダｌの各出力端子
に新たな変換結果が得られなる。すなわち、デコーダｌ
はＮＡＮＤ回路、ＯＲ回路等のｆ−）回路を組み合わせ
て構成されているので入力ディノタル信号の各ビットの
内容によって各出力端子までに信号が通過するケ゛−ト
数が異なシ、応答時間が出力端子毎に異なってしまうの
である０しかしながら、デコーダｌは電圧ｖｃｃ間に直
列に接続されたスイッチ回路２の２つのトランジスタ双
方を同時にオンさせないように構成されているＫも拘ら
ず上記の如く出方端子毎に応答時間が異なると電圧ｖｃ
ｃ間に直列に接続された２つのトランジスタを瞬間的に
同時にオンさせることが生ずる場合があシ、この場合に
はその２つのトランジスタに過大な電流が流れてトラン
ジスタを破壊又は劣化させるという欠点があった。
ル信号がデコーダ１に供給されてからデるまでに要する
応答時間がその出力端によって異コーダｌの各出力端子
に新たな変換結果が得られなる。すなわち、デコーダｌ
はＮＡＮＤ回路、ＯＲ回路等のｆ−）回路を組み合わせ
て構成されているので入力ディノタル信号の各ビットの
内容によって各出力端子までに信号が通過するケ゛−ト
数が異なシ、応答時間が出力端子毎に異なってしまうの
である０しかしながら、デコーダｌは電圧ｖｃｃ間に直
列に接続されたスイッチ回路２の２つのトランジスタ双
方を同時にオンさせないように構成されているＫも拘ら
ず上記の如く出方端子毎に応答時間が異なると電圧ｖｃ
ｃ間に直列に接続された２つのトランジスタを瞬間的に
同時にオンさせることが生ずる場合があシ、この場合に
はその２つのトランジスタに過大な電流が流れてトラン
ジスタを破壊又は劣化させるという欠点があった。
時間が異なっていても直列接続されかつその両端に電圧
が印加された２つの駆動用トランジスタを瞬時でも同時
にオンさせることを防止した直流モータ駆動装置を提供
することである。
が印加された２つの駆動用トランジスタを瞬時でも同時
にオンさせることを防止した直流モータ駆動装置を提供
することである。
本発明の直流モータ駆動装置は検出信号に応じて入力デ
ィノタル信号を新たに保持出力するラッテ手段と、ラッ
チ手段の入出力信号の各内容が同一でないとき検出信号
を発生する検出手段と、互いに直列に接続されかつその
直列接続点が直流モータの一端に接続された第１及び第
２スイッチ素子と、互いに直列に接続されかつその直列
接続点が直流モータの他端に接続された第３及び第４ス
イッチ素子と、第１及び第２スイッチ素子の直列回路と
第３及び第４スイッチ素子の直列回路との各両端間に電
圧を供給する電圧供給手段と、第１ないし第４スイッチ
素子に対応した出力端子を有しラッチ手段の出力信号を
論理変換してその変換結果に応じて第１ないし第４スイ
ッチ素子を選択的にオンせしめる出力信号を発生するデ
コーダと、該デコーダの出力信号を第１ないし第４スイ
ッチ素子に中継供給し検出信号の発生時点から所定期間
だけデコーダの出力信号の第１Ｚいし第４スイッチ素子
への供給を停止する遅延手段とを含むことを特徴として
いる。
ィノタル信号を新たに保持出力するラッテ手段と、ラッ
チ手段の入出力信号の各内容が同一でないとき検出信号
を発生する検出手段と、互いに直列に接続されかつその
直列接続点が直流モータの一端に接続された第１及び第
２スイッチ素子と、互いに直列に接続されかつその直列
接続点が直流モータの他端に接続された第３及び第４ス
イッチ素子と、第１及び第２スイッチ素子の直列回路と
第３及び第４スイッチ素子の直列回路との各両端間に電
圧を供給する電圧供給手段と、第１ないし第４スイッチ
素子に対応した出力端子を有しラッチ手段の出力信号を
論理変換してその変換結果に応じて第１ないし第４スイ
ッチ素子を選択的にオンせしめる出力信号を発生するデ
コーダと、該デコーダの出力信号を第１ないし第４スイ
ッチ素子に中継供給し検出信号の発生時点から所定期間
だけデコーダの出力信号の第１Ｚいし第４スイッチ素子
への供給を停止する遅延手段とを含むことを特徴として
いる。
実 施 例
以下、本発明の実施例を第２図を参照しつつ説明する。
第２図において、第１図の装置と同一部分は同一符号に
より示しており、入力端子ＩＮφないしＩＮ３とデコー
ダｌの各入力端子Ａ、Ｂ、Ｃ，Ｄとの間にはラッチ回路
８が設けられている。ランチ回路８の互いに対応する入
出力端子〔α、α）、 Ｃｈ、β）。
より示しており、入力端子ＩＮφないしＩＮ３とデコー
ダｌの各入力端子Ａ、Ｂ、Ｃ，Ｄとの間にはラッチ回路
８が設けられている。ランチ回路８の互いに対応する入
出力端子〔α、α）、 Ｃｈ、β）。
（０，１−）１（ｄ、δ）各々に排他的Ｏ几回路９１／
’Ｌ１２が接続されている。排他的ＯＲ回路９ないし１
２の各出力端子にハＲ回路１３が接続され、排他的Ｏ凡
回路９ないし１２の各出力レベルの論理和か採られる。
’Ｌ１２が接続されている。排他的ＯＲ回路９ないし１
２の各出力端子にハＲ回路１３が接続され、排他的Ｏ凡
回路９ないし１２の各出力レベルの論理和か採られる。
ＯＲ回路１３の出力端子には遅延回路１４及びラッチ・
ゼルス発生回路１５が接続されている。遅延回路１４は
高レベル信号が供給されると低レベル信号を出力しそれ
から所定時間経過後に高レベル信号を出方するようにな
っている。またラッチパルス発生回路１５は例えば単安
定マルチ発振器からなシ、高レベル信号が供給されると
所定幅のラッチパルスを発生する。ラッチ・ぐルス発生
回路１５の出力端子はＡＮＤ回路１６の一方の入力端子
に接続され、遅延回路１４の出力端子はインバータ１７
を介してＡＮＤ回路１６の他方の入力端子に接続されて
いる。ＡＮＤ回路１６の出力端子はラッチ回路８の制御
端子に接続されている。一方、デコーダ１の第１ないし
第１２出力端子に対応してＡＮＤ回路１８ないし２９が
設けられ、第１ないし第１２出力端子は対応するＡＮＤ
回路１８ないし２９メ一方の入力端子に接続されている
。ＡＮＤ回路１８ないし２９の他方の入力端子は遅延回
路１４の出力端子に接続されている。ＡＮＤ回路１８な
いし２９の出力端子が対応するトランジスタ２０１ない
し２１２０ベースに接続されている。
ゼルス発生回路１５が接続されている。遅延回路１４は
高レベル信号が供給されると低レベル信号を出力しそれ
から所定時間経過後に高レベル信号を出方するようにな
っている。またラッチパルス発生回路１５は例えば単安
定マルチ発振器からなシ、高レベル信号が供給されると
所定幅のラッチパルスを発生する。ラッチ・ぐルス発生
回路１５の出力端子はＡＮＤ回路１６の一方の入力端子
に接続され、遅延回路１４の出力端子はインバータ１７
を介してＡＮＤ回路１６の他方の入力端子に接続されて
いる。ＡＮＤ回路１６の出力端子はラッチ回路８の制御
端子に接続されている。一方、デコーダ１の第１ないし
第１２出力端子に対応してＡＮＤ回路１８ないし２９が
設けられ、第１ないし第１２出力端子は対応するＡＮＤ
回路１８ないし２９メ一方の入力端子に接続されている
。ＡＮＤ回路１８ないし２９の他方の入力端子は遅延回
路１４の出力端子に接続されている。ＡＮＤ回路１８な
いし２９の出力端子が対応するトランジスタ２０１ない
し２１２０ベースに接続されている。
かかる溝底の本発明による直流モータ駆動装置において
は、４ビツトの並列ディ・ノタル信号が入力端子ＩＮφ
ないしＩＮ３を介してランチ回路８の入力端子αｌｂｌ
’ｌｄに供給される。ラッチ回路８の対応する入出力端
子（α、α）、Ｃｂ、β）、（Ｃ，ｒ）、（ｄ、δ）に
おける各レベルの排他的論理和か排他的ＯＲ，回路９な
いし１２によって採られる。ラッチ回路８の対応する入
出力レベルが各々等しい場合には排他的ＯＲ回路９ない
し１２の出力レベルは全て低レベルとなる。入力ディノ
タル信号の内容が変化しランチ回路８の対応する入出力
レベルが１端でも異なる場合には排他的ＯＲ回路９ない
し１２のいずれかの出力レベルが高レベルとなるのでＯ
Ｒ回路１３の出力レベルが低レベルから高レベルに反転
する。
は、４ビツトの並列ディ・ノタル信号が入力端子ＩＮφ
ないしＩＮ３を介してランチ回路８の入力端子αｌｂｌ
’ｌｄに供給される。ラッチ回路８の対応する入出力端
子（α、α）、Ｃｂ、β）、（Ｃ，ｒ）、（ｄ、δ）に
おける各レベルの排他的論理和か排他的ＯＲ，回路９な
いし１２によって採られる。ラッチ回路８の対応する入
出力レベルが各々等しい場合には排他的ＯＲ回路９ない
し１２の出力レベルは全て低レベルとなる。入力ディノ
タル信号の内容が変化しランチ回路８の対応する入出力
レベルが１端でも異なる場合には排他的ＯＲ回路９ない
し１２のいずれかの出力レベルが高レベルとなるのでＯ
Ｒ回路１３の出力レベルが低レベルから高レベルに反転
する。
ＯＲ回路１３の高レベルへの反転により遅延回路１４の
出力レベルが直ちに低レベルに反転し、ＡＮＤ回路１８
ないし２９の出力レベルがデコーダ１の各出力レベルに
拘らず低レベルとなるのでトランジスタ２０１ないし２
１２がオフとなる。またｏｌｔ回路１３の高レベルへの
反転によりラッチノにルス発生回路１５が高レベルのラ
ッチパルスを発生する。遅延回路１４の出力レベルの低
レベルの反転によりインバータ１７の出力レベルが高レ
ベルとなるのでラッチ・ソルスはＡＮＤ回路１６を介し
てラッチ回路８に供給される。故に、ラッテ回路８ｆｄ
入カ端子αｐｂ、’ｌｉ’に供給されている新たな内容
のデイノクル信号レベルを読み込みかつ保持して出力端
子α、β、ｒ、δに出力する。よって、ラッチ回路８の
互いに対応する入出力レベルが各々等しくなるので排他
的０１１回路９ないし１２の出力レベルが全て低レベル
トナリ、Ｏｌ（回路１３の出力レベルも低レベルに戻る
。ラッチｉＥルスはＯＲ回路１３の出力レベル変化に無
関係に発生から所定時間ｔ。後に消滅する。ラッチ・ぐ
ルスの消滅によりう・ノチ回路８は各入力レベルの読み
込みを禁止し、既に読み込み保４”＝’ｒシたレベルを
出力端子α、β＋Ｌδから出力し続ける。ラッチ回路８
の出力信号はデコーダｌに供給されるのでデコーダ１の
第１ないし第１２出力端子には新たに論理変換した結果
が生ずる。このとき、遅延回路１４の出力レベルが低レ
ベルであるのでＡＮＤ回路１８ないし２９の出力レベル
は低レベルを維持する。遅延回路【４の出力レベルは低
レベルに反転してから所定時間ｉ／、（ただしｔｂ＞ｔ
ｃＬ）経過後に高レベルに戻り、これによりデコーダ１
の第１ないし第１２出力端子のレベルがＡＮＤ回路１８
ないし２９ベースに同時に供給される。高レベルが供給
されたトランジスタはオンになシ、直流モータ３ないし
６のいずれかへの電圧供給路が形成されるので −あ
る。
出力レベルが直ちに低レベルに反転し、ＡＮＤ回路１８
ないし２９の出力レベルがデコーダ１の各出力レベルに
拘らず低レベルとなるのでトランジスタ２０１ないし２
１２がオフとなる。またｏｌｔ回路１３の高レベルへの
反転によりラッチノにルス発生回路１５が高レベルのラ
ッチパルスを発生する。遅延回路１４の出力レベルの低
レベルの反転によりインバータ１７の出力レベルが高レ
ベルとなるのでラッチ・ソルスはＡＮＤ回路１６を介し
てラッチ回路８に供給される。故に、ラッテ回路８ｆｄ
入カ端子αｐｂ、’ｌｉ’に供給されている新たな内容
のデイノクル信号レベルを読み込みかつ保持して出力端
子α、β、ｒ、δに出力する。よって、ラッチ回路８の
互いに対応する入出力レベルが各々等しくなるので排他
的０１１回路９ないし１２の出力レベルが全て低レベル
トナリ、Ｏｌ（回路１３の出力レベルも低レベルに戻る
。ラッチｉＥルスはＯＲ回路１３の出力レベル変化に無
関係に発生から所定時間ｔ。後に消滅する。ラッチ・ぐ
ルスの消滅によりう・ノチ回路８は各入力レベルの読み
込みを禁止し、既に読み込み保４”＝’ｒシたレベルを
出力端子α、β＋Ｌδから出力し続ける。ラッチ回路８
の出力信号はデコーダｌに供給されるのでデコーダ１の
第１ないし第１２出力端子には新たに論理変換した結果
が生ずる。このとき、遅延回路１４の出力レベルが低レ
ベルであるのでＡＮＤ回路１８ないし２９の出力レベル
は低レベルを維持する。遅延回路【４の出力レベルは低
レベルに反転してから所定時間ｉ／、（ただしｔｂ＞ｔ
ｃＬ）経過後に高レベルに戻り、これによりデコーダ１
の第１ないし第１２出力端子のレベルがＡＮＤ回路１８
ないし２９ベースに同時に供給される。高レベルが供給
されたトランジスタはオンになシ、直流モータ３ないし
６のいずれかへの電圧供給路が形成されるので −あ
る。
第３図は遅延回路１４の具体的構成を示している。
本図において、０几回路１３の出力信号が供給される入
力端子ＩＮ（Ｌにはインバータ１４０１を介して２つの
ＮＡＮＤ回路Ｌ４０２．Ｌ４０３からなるＲ８−フリノ
ブフロンｆ １４０４が接続されている。ＮＡＮＤ回路
１４０２“の一方の入力端子がフリノブフロンｆ１４０
４のセット端をなしてインバータ１４０１の出力端子に
接続されている。ＮＡＮＤ回路１４０３の一方の入力端
。
力端子ＩＮ（Ｌにはインバータ１４０１を介して２つの
ＮＡＮＤ回路Ｌ４０２．Ｌ４０３からなるＲ８−フリノ
ブフロンｆ １４０４が接続されている。ＮＡＮＤ回路
１４０２“の一方の入力端子がフリノブフロンｆ１４０
４のセット端をなしてインバータ１４０１の出力端子に
接続されている。ＮＡＮＤ回路１４０３の一方の入力端
。
子がフリップフロップ１４０４のリセット端をなし、Ｎ
ＡＮＤ回路１４０２の出力端子がフリップフロップ１４
０４の出力端子をなしている。この出力端子はインバー
タ１４０５、抵抗１４０６を介してトランジスタ１４０
７のペースに接続されている。トランジスタ１４０７の
エミッタはアースされ、トランジスタ１４０７のコレク
タ・エミッタ間に並列に定電流源１４０８及びコンデン
サ１４０９が接続されている。またトランジスタ１４０
７のコレクタラインには比較器１４１０が接続され、比
較器１４１０はコンデンサ１４０９の充電電圧と電源１
４１１から供給される電圧Ｖｓとを比較する。比較器１
４１Ｏの出力端子はＡＮＤ回路１４１２の一方の入力端
子に接続されている。
ＡＮＤ回路１４０２の出力端子がフリップフロップ１４
０４の出力端子をなしている。この出力端子はインバー
タ１４０５、抵抗１４０６を介してトランジスタ１４０
７のペースに接続されている。トランジスタ１４０７の
エミッタはアースされ、トランジスタ１４０７のコレク
タ・エミッタ間に並列に定電流源１４０８及びコンデン
サ１４０９が接続されている。またトランジスタ１４０
７のコレクタラインには比較器１４１０が接続され、比
較器１４１０はコンデンサ１４０９の充電電圧と電源１
４１１から供給される電圧Ｖｓとを比較する。比較器１
４１Ｏの出力端子はＡＮＤ回路１４１２の一方の入力端
子に接続されている。
ＡＮＤ 回路１４１２の他方の入力端子はフリラフ０フ
ロノフ’ １４０４の出力端に接続されている。ＡＮＤ
回路１４１２の出力端子はフリノブフロンｆ １４０４
のリセット端及びインバータ］ −ｉ １３に接続され
、インバータ１４１３の出力端子が遅延回路１４の出力
端子（ＪＬＩＴ、をなしている。
ロノフ’ １４０４の出力端に接続されている。ＡＮＤ
回路１４１２の出力端子はフリノブフロンｆ １４０４
のリセット端及びインバータ］ −ｉ １３に接続され
、インバータ１４１３の出力端子が遅延回路１４の出力
端子（ＪＬＩＴ、をなしている。
かかる構成の遅延回路１４の動作を第４図によって説明
する。先ず、ＯＲ回路１３の出力信号（α）が第４図（
ａ）に示すように時点ｔ、において低レベルから高レベ
ルに立ち上がると、インバータ１４０１の出力レベル（
ｂ）は第４図（ｂ）に示すように高レベルから低レベル
に反転し、この低レベルがフリップフロップ１ｌ１０４
のセット錨：に供給されると、その出力レベル（Ｃ）ハ
第４図（Ｃ）ノ如く低レベルかう高レベルに反転する。
する。先ず、ＯＲ回路１３の出力信号（α）が第４図（
ａ）に示すように時点ｔ、において低レベルから高レベ
ルに立ち上がると、インバータ１４０１の出力レベル（
ｂ）は第４図（ｂ）に示すように高レベルから低レベル
に反転し、この低レベルがフリップフロップ１ｌ１０４
のセット錨：に供給されると、その出力レベル（Ｃ）ハ
第４図（Ｃ）ノ如く低レベルかう高レベルに反転する。
故に、インバータ１４０５の出力レベル（ｄ）は第４図
（イ）の如く低レベルとなシ、この低レベル信号が抵抗
１４０６を介してトランジスタ１４０７のベースに供給
されるのでトランジスタ１４０７はオフとなる。トラン
ジスタ１４０７のオフによυコンデンサ１４０９に定電
流源１４０８から定電流が流れ込み、コンデンサ１４０
９が充電されるのでコンデンサ１４０９の端子電圧（−
）は第４図（Ｃ）に示すように徐々に上昇する。コンデ
ンサ１４０９の充電開始時点においては端子電圧（Ｃ）
が所定電圧■、以下であるので比較器１４１０の出力レ
ベル（イ）は第・１図（イ）に示す 、よう
に高レベルである。よって、フリップフロップ１４０４
の出力レベルが高レベルに反転する時点にＡＮＤ回路１
４１２の出力レベル０）も第４図０）に示すように高レ
ベルに反転し、インバータ１４１３の出力レベル（ん）
、すなわち遅延回路１＝４の出力レベルが第４図（ん）
Ｋ示すように低レベルになるのである。
（イ）の如く低レベルとなシ、この低レベル信号が抵抗
１４０６を介してトランジスタ１４０７のベースに供給
されるのでトランジスタ１４０７はオフとなる。トラン
ジスタ１４０７のオフによυコンデンサ１４０９に定電
流源１４０８から定電流が流れ込み、コンデンサ１４０
９が充電されるのでコンデンサ１４０９の端子電圧（−
）は第４図（Ｃ）に示すように徐々に上昇する。コンデ
ンサ１４０９の充電開始時点においては端子電圧（Ｃ）
が所定電圧■、以下であるので比較器１４１０の出力レ
ベル（イ）は第・１図（イ）に示す 、よう
に高レベルである。よって、フリップフロップ１４０４
の出力レベルが高レベルに反転する時点にＡＮＤ回路１
４１２の出力レベル０）も第４図０）に示すように高レ
ベルに反転し、インバータ１４１３の出力レベル（ん）
、すなわち遅延回路１＝４の出力レベルが第４図（ん）
Ｋ示すように低レベルになるのである。
またＡＮＤ回路１４１２から出力される高レベル信号は
ＡＮＤ回路１４０３の一方の入力９ｉＭ子に供給され、
またＡＮＤ回路１４０３の他方の入力端子はＡＮＤ回路
１４０２の出力レベル、すなわち高レベルに等しいので
ＡＮＤ回路１４０３の出力レベル＜ｉ）が第４図（己）
に示すように低レベルになり、ＡＮＤ回路１４０２の他
方の入力端子を低レベルにせしめる。故に、ノ〜Ｎｌ）
回路１４０２ はＯＲ回路１３の出力レベルが変化して
も高レベル出力を維持するのでトランジスタ１４０７の
オフ状態が継続される。このトランジスタ１４０７のオ
フにより時点ｔ、から所定時間ｔｂ経過後の時点ｔ２に
おいてコンデンサ１４０９の端子電圧が所定電圧ｖ８に
達すると、比較器１４１０の出力レベル（イ）が高レベ
ルから低レベルに反転する。
ＡＮＤ回路１４０３の一方の入力９ｉＭ子に供給され、
またＡＮＤ回路１４０３の他方の入力端子はＡＮＤ回路
１４０２の出力レベル、すなわち高レベルに等しいので
ＡＮＤ回路１４０３の出力レベル＜ｉ）が第４図（己）
に示すように低レベルになり、ＡＮＤ回路１４０２の他
方の入力端子を低レベルにせしめる。故に、ノ〜Ｎｌ）
回路１４０２ はＯＲ回路１３の出力レベルが変化して
も高レベル出力を維持するのでトランジスタ１４０７の
オフ状態が継続される。このトランジスタ１４０７のオ
フにより時点ｔ、から所定時間ｔｂ経過後の時点ｔ２に
おいてコンデンサ１４０９の端子電圧が所定電圧ｖ８に
達すると、比較器１４１０の出力レベル（イ）が高レベ
ルから低レベルに反転する。
よって、ＡＮＤ回路１４１２の出力レベル（Ｊ）が低レ
ベルに反転するのでインバータ１４１３の出力レベル（
Ａ）が高レベルとなる。この高レベルがＡＮＤ回路１８
ないし２９に供給されることによりデコーダ１の第１な
いし第１２出力端子から出力されるレベル信号がスイッ
チ回路２に供給される。またＡＮＤ回路１ ｌｌ １２
の低レベル信号がフリノゾフロソグ１４０４のリセット
信号としてＡＮＤ回路１４０３の一方の入力端子に供給
されるのでＡＮＤ回路１４０３の出力レベル、すなわち
、ＡＮＤ回路１４０２の他方の入力レベルが高レベルと
なる。このとき、既にランチ回路８は新たな内容のディ
ノタル信号を保持して出力しラッチ回路８の互いに対応
する４つの入出力レベルは各々等しくなっており、ＯＲ
Ｊ回路Ｉ３の出力レベルが低レベルになっているのでイ
ンバータ１４０１から高レベル信号がＡＮＤ回路１４０
２の一方の入力端子に供給されている。故に、ＡＮＤ回
路１４０２の出力レベルが低レベルとなるのでインバー
タ１４０５によって高レベル信号が抵抗１４０６を介し
てトランジスタ１４０７のベースに供給され、トランジ
スタ１４０７がオンとなる。トランジスタ１４０７のオ
ンによりコンデンサ１４０９に蓄電された電荷が放電さ
れ、その放電電流はトランジスタ１４０７を介してアー
スへ流れる。コンデンサ１４０９の端子電圧（Ｃ）は急
激に低下し所定電圧ｖｓ以下に直ちになるので比較器１
４１Ｏの出力レベル（イ）は高レベルに戻る。この高レ
ベル１ＡＮＤ回路１４１２の一方の入力端子に供給され
るが、ＡＮＤ回路１４１２の他方の入力端子にはＡＮＤ
回路１４０２から低レベル信号が供給されているのでＡ
ＮＤ回路１４１２は低レベル出力を維持し、遅延回路１
４は初期状態となるのである。
ベルに反転するのでインバータ１４１３の出力レベル（
Ａ）が高レベルとなる。この高レベルがＡＮＤ回路１８
ないし２９に供給されることによりデコーダ１の第１な
いし第１２出力端子から出力されるレベル信号がスイッ
チ回路２に供給される。またＡＮＤ回路１ ｌｌ １２
の低レベル信号がフリノゾフロソグ１４０４のリセット
信号としてＡＮＤ回路１４０３の一方の入力端子に供給
されるのでＡＮＤ回路１４０３の出力レベル、すなわち
、ＡＮＤ回路１４０２の他方の入力レベルが高レベルと
なる。このとき、既にランチ回路８は新たな内容のディ
ノタル信号を保持して出力しラッチ回路８の互いに対応
する４つの入出力レベルは各々等しくなっており、ＯＲ
Ｊ回路Ｉ３の出力レベルが低レベルになっているのでイ
ンバータ１４０１から高レベル信号がＡＮＤ回路１４０
２の一方の入力端子に供給されている。故に、ＡＮＤ回
路１４０２の出力レベルが低レベルとなるのでインバー
タ１４０５によって高レベル信号が抵抗１４０６を介し
てトランジスタ１４０７のベースに供給され、トランジ
スタ１４０７がオンとなる。トランジスタ１４０７のオ
ンによりコンデンサ１４０９に蓄電された電荷が放電さ
れ、その放電電流はトランジスタ１４０７を介してアー
スへ流れる。コンデンサ１４０９の端子電圧（Ｃ）は急
激に低下し所定電圧ｖｓ以下に直ちになるので比較器１
４１Ｏの出力レベル（イ）は高レベルに戻る。この高レ
ベル１ＡＮＤ回路１４１２の一方の入力端子に供給され
るが、ＡＮＤ回路１４１２の他方の入力端子にはＡＮＤ
回路１４０２から低レベル信号が供給されているのでＡ
ＮＤ回路１４１２は低レベル出力を維持し、遅延回路１
４は初期状態となるのである。
−包一一一濃一
このように、本発明の直流モータ駆動装置においては、
入力ディジタル信号の内容が変化したことが検出される
と、該検出時点から所定期間だけはデコーダの各出力端
からの対応する駆動トランジスタ等のスイッチ素子への
信号の供給が停止され、その所定期間内にデコーダの論
理変換動作が完了し新たな変換出力状態が得られる。よ
って、デコーダの各出力端毎に新たな変換結果が得られ
るまでに要する応答時間が異なっても直列接続されかつ
その両端に電圧が印加された２つのスイッチ素子を同時
にオンさせることを回避でき、スイッチ素子を破壊又は
劣化させることが防止できるのである。
入力ディジタル信号の内容が変化したことが検出される
と、該検出時点から所定期間だけはデコーダの各出力端
からの対応する駆動トランジスタ等のスイッチ素子への
信号の供給が停止され、その所定期間内にデコーダの論
理変換動作が完了し新たな変換出力状態が得られる。よ
って、デコーダの各出力端毎に新たな変換結果が得られ
るまでに要する応答時間が異なっても直列接続されかつ
その両端に電圧が印加された２つのスイッチ素子を同時
にオンさせることを回避でき、スイッチ素子を破壊又は
劣化させることが防止できるのである。
第１図は直流モータ駆動装置の従来例を示す回路図、第
２図は本発明の実施例を示す回路図、第３図は第２図の
装置中の遅延回路の具体的構成を示す回路図、第４図は
第３図の回路の動作を示す波形図である。 主要部分の符号の説明 ｌ・・・デコーダ ２・・・スイッチ回
路３ないし６・・・直流モータ ８・・・ラッチ回
路９ないし１２・・・排他的ＯＲ，回路 Ｉ４・・・遅延回路
２図は本発明の実施例を示す回路図、第３図は第２図の
装置中の遅延回路の具体的構成を示す回路図、第４図は
第３図の回路の動作を示す波形図である。 主要部分の符号の説明 ｌ・・・デコーダ ２・・・スイッチ回
路３ないし６・・・直流モータ ８・・・ラッチ回
路９ないし１２・・・排他的ＯＲ，回路 Ｉ４・・・遅延回路
Claims (1)
- 検出信号に応じて入力ディジタル信号を新たに保持出力
するラッチ手段と、前記ラッチ手段の入出力信号の各内
容が同一でないとき前記検出信号を発生する検出手段と
、互いに直列に接続されかつその直列接続点が直流モー
タの一端に接続された第１及び第２スイッチ素子と、互
いに直列に接続されかつその直列接続点が前記直流モー
タの他端に接続された第３及び第４スイッチ素子と、前
記第１及び第２スイッチ素子からなる直列回路と前記第
３及び第４スイッチ素子からなる直列回路との各両端間
に電圧を供給する電圧供給手段と、前記第１ないし第４
スイッチ素子に対応した出力端子を有し前記ラッチ手段
の出力信号を論理変換してその変換結果に応じて前記第
１ないし第４スイッチ素子を選択的にオンせしめる出力
信号を発生するデコーダと、該デコーダの出力信号を前
記第１ないし第４スイッチ素子に中継供給し前記検出信
号の発生時点から所定期間だけ前記デコーダの出力信号
の前記第１ないし第４スイッチ素子への供給を停止する
遅延手段を含むことを特徴とする直流モータ駆動装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168995A JPS6149694A (ja) | 1984-08-13 | 1984-08-13 | 直流モ−タ駆動装置 |
| US06/764,044 US4638222A (en) | 1984-08-13 | 1985-08-09 | DC motor driving circuit for eliminating spurious transition conditions |
| DE19853529033 DE3529033A1 (de) | 1984-08-13 | 1985-08-13 | Treiberschaltung fuer gleichstrommotoren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168995A JPS6149694A (ja) | 1984-08-13 | 1984-08-13 | 直流モ−タ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149694A true JPS6149694A (ja) | 1986-03-11 |
Family
ID=15878398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168995A Pending JPS6149694A (ja) | 1984-08-13 | 1984-08-13 | 直流モ−タ駆動装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4638222A (ja) |
| JP (1) | JPS6149694A (ja) |
| DE (1) | DE3529033A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6277083A (ja) * | 1985-09-30 | 1987-04-09 | Nissan Motor Co Ltd | モ−タ制御装置 |
| LU86429A1 (fr) * | 1986-05-16 | 1987-12-16 | Oreal | Compositions cosmetiques renfermant un polymere cationique et un polymere anionique comme agent epaississant |
| US4883974A (en) * | 1988-05-06 | 1989-11-28 | United Technologies Automotive, Inc. | Vehicular door multiplexing system |
| US5513326A (en) * | 1989-06-12 | 1996-04-30 | Quantum Corporation | System for optimizing data transfer |
| US5087867A (en) * | 1991-02-25 | 1992-02-11 | International Business Machines Corporation | Motor driving apparatus and printer |
| JP2741154B2 (ja) * | 1993-07-29 | 1998-04-15 | ローム株式会社 | 光デイスクのドライバ回路およびこれを用いた光ディスク駆動装置 |
| FR2758668B1 (fr) * | 1997-01-22 | 1999-04-09 | Valeo Electronique | Montage a interrupteurs commandes pour la commande de moteurs electriques |
| US6583591B2 (en) * | 2001-01-10 | 2003-06-24 | Yazaki North America, Inc. | Circuit for operating a plurality of bi-directional motors |
| DE10253007A1 (de) * | 2002-11-14 | 2004-05-27 | Robert Bosch Gmbh | Ansteuervorrichtung für Zwei-Motoren Wischanlagen |
| US20060041693A1 (en) * | 2004-05-27 | 2006-02-23 | Stmicroelectronics S.R.L. | Asynchronous decoupler |
| FR2924874A1 (fr) * | 2007-12-11 | 2009-06-12 | Valeo Securite Habitacle Sas | Circuit de pilotage de plusieurs moteurs |
| DE102015220854A1 (de) * | 2015-10-26 | 2017-04-27 | Brose Fahrzeugteile Gmbh & Co. Kommanditgesellschaft, Bamberg | Elektrische Anordnung und Verfahren zum Ansteuern wenigstens zweier Elektromotoren |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712391A (en) * | 1980-06-25 | 1982-01-22 | Casio Comput Co Ltd | Time correction system of analog timepiece |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2747476C2 (de) * | 1976-12-10 | 1983-12-15 | General Electric Co., Schenectady, N.Y. | Verfahren zum Regeln eines Parameters eines Verbrauchers in einem einen Datenprozessor enthaltenden System und Regelsystem zur Durchführung des Verfahrens |
| US4249116A (en) * | 1979-03-23 | 1981-02-03 | Nasa | Controller for computer control of brushless DC motors |
| JPS5610091A (en) * | 1979-07-02 | 1981-02-02 | Hitachi Ltd | Controlling device for electric motor |
| DE2930920A1 (de) * | 1979-07-30 | 1981-02-05 | Siemens Ag | Verfahren zur pulsbreitensteuerung eines gleichstrom-umkehrstellers und schaltungsanordnung zur durchfuehrung des verfahrens |
| US4250544A (en) * | 1980-01-04 | 1981-02-10 | General Electric Company | Combination microprocessor and discrete element control system for a clock rate controlled electronically commutated motor |
| WO1981002207A1 (fr) * | 1980-01-30 | 1981-08-06 | Portescap | Dispositif de commande d'un moteur electrique |
| JPS5728587A (en) * | 1980-07-24 | 1982-02-16 | Fanuc Ltd | Driving device for direct current motor |
| JPS6014598B2 (ja) * | 1981-10-06 | 1985-04-15 | 株式会社日立製作所 | パルス・モ−タの進相制御方式 |
| JPS58163296A (ja) * | 1982-03-23 | 1983-09-28 | Hitachi Kiden Kogyo Ltd | 複数直流電動機の相互運転装置 |
| US4525657A (en) * | 1983-03-09 | 1985-06-25 | Matsushita Electric Industrial Co., Ltd. | Torque ripple compensation circuit for a brushless D.C. motor |
-
1984
- 1984-08-13 JP JP59168995A patent/JPS6149694A/ja active Pending
-
1985
- 1985-08-09 US US06/764,044 patent/US4638222A/en not_active Expired - Fee Related
- 1985-08-13 DE DE19853529033 patent/DE3529033A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712391A (en) * | 1980-06-25 | 1982-01-22 | Casio Comput Co Ltd | Time correction system of analog timepiece |
Also Published As
| Publication number | Publication date |
|---|---|
| US4638222A (en) | 1987-01-20 |
| DE3529033A1 (de) | 1986-02-20 |
| DE3529033C2 (ja) | 1991-03-07 |
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