JPS6149703B2 - - Google Patents
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- JPS6149703B2 JPS6149703B2 JP55036724A JP3672480A JPS6149703B2 JP S6149703 B2 JPS6149703 B2 JP S6149703B2 JP 55036724 A JP55036724 A JP 55036724A JP 3672480 A JP3672480 A JP 3672480A JP S6149703 B2 JPS6149703 B2 JP S6149703B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、仮想記憶制御方式の計算機、特に仮
想アドレス・モードと実アドレス・モードの２つ
のモードで動作する計算機において、仮想アドレ
スに一切対応しない実アドレス領域を設けること
により、この実アドレス領域を保護すると共にア
ドレス変換による時間損失をなくするようにした
高速処理の記憶制御方式に関するものである。
想アドレス・モードと実アドレス・モードの２つ
のモードで動作する計算機において、仮想アドレ
スに一切対応しない実アドレス領域を設けること
により、この実アドレス領域を保護すると共にア
ドレス変換による時間損失をなくするようにした
高速処理の記憶制御方式に関するものである。
従来の仮想記憶制御方式の計算機においては、
実記憶のすべては仮想記憶に対応しており、そし
て制御プログラムの中核をなす中核プログラムは
実記憶に固定化されている。この中核プログラム
格納域には、セグメント・テーブル、ページ・テ
ーブル、ページ枠テーブルなどの各種の制御テー
ブル類などの各種の制御テーブル類なども設けら
れている。従来のこの種の計算機においては、種
種の記憶保護機能が設けられていても、プログラ
ムが暴走したような場合、仮想アドレス・モード
で動作するプログラムによつて上述の各種の制御
テーブル類が破壊されることがあり、また、仮想
アドレス・モードでのアクセスに際してTLBフ
オルトによる時間損失が生ずるという欠点が存在
する。一般に仮想記憶は複数のセグメントに分割
され、各セグメントは複数のページに分割されて
いるが、従来のこの種の計算機においてはペー
ジ・テーブルは、仮想記憶に不使用領域が存在す
るか否かにかゝわらず、全ページに対応する個数
のページ・テーブル要素を有しており、ページ・
テーブルが大きくなり、実際にユーザ・プログラ
ムに対して使用できる実記憶のページ枠が少なく
なるという欠点がある。例えば、仮想記憶が16メ
ガ・バイトであり、ページ・サイズが512バイト
とすると、従来のこの種の計算機ではページ・テ
ーブルのために64Kバイトの領域を必要とする。
実記憶のすべては仮想記憶に対応しており、そし
て制御プログラムの中核をなす中核プログラムは
実記憶に固定化されている。この中核プログラム
格納域には、セグメント・テーブル、ページ・テ
ーブル、ページ枠テーブルなどの各種の制御テー
ブル類などの各種の制御テーブル類なども設けら
れている。従来のこの種の計算機においては、種
種の記憶保護機能が設けられていても、プログラ
ムが暴走したような場合、仮想アドレス・モード
で動作するプログラムによつて上述の各種の制御
テーブル類が破壊されることがあり、また、仮想
アドレス・モードでのアクセスに際してTLBフ
オルトによる時間損失が生ずるという欠点が存在
する。一般に仮想記憶は複数のセグメントに分割
され、各セグメントは複数のページに分割されて
いるが、従来のこの種の計算機においてはペー
ジ・テーブルは、仮想記憶に不使用領域が存在す
るか否かにかゝわらず、全ページに対応する個数
のページ・テーブル要素を有しており、ページ・
テーブルが大きくなり、実際にユーザ・プログラ
ムに対して使用できる実記憶のページ枠が少なく
なるという欠点がある。例えば、仮想記憶が16メ
ガ・バイトであり、ページ・サイズが512バイト
とすると、従来のこの種の計算機ではページ・テ
ーブルのために64Kバイトの領域を必要とする。
本発明は、上記の欠点を除去するものであつ
て、本発明の第１の目的は仮想アドレスと対応し
ない実アドレス領域にテーブル類を集め、この実
アドレス領域を実アドレス・モードによりアクセ
スすることにより、アドレス変換による時間損失
をなくすると共に仮想アドレス・モードによるア
クセスから保護する記憶制御方式を提供すること
にある。また、本発明の第２の目的は、ページ・
テーブルの大きさを状況に応じて増減し、これに
より実記憶を効率的に使用できるようにした記憶
制御方式を提供することを目的としている。そし
てそのため、本発明の情報処理システムにおける
記憶制御方式は、仮想アドレス・モードと実アド
レス・モードの２つのモードで動作し、仮想記憶
を備えた情報処理システムにおいて、実記憶を、
中核プログラムが格納される中核プログラム域、
仮想アドレスを実アドレスに変換するページ・テ
ーブル上に存在しない非変換実記憶域及びページ
ング可能なプログラムが格納されるページング域
に分割し、上記非変換実記憶域にページ・テーブ
ルを含む各種の制御テーブル類を格納し、仮想記
憶に新たに使用領域が生成されたとき当該使用領
域に対応するページ・テーブルを構成するための
実ページ枠を上記実記憶のページング領域より獲
得して上記非変換実記憶域に付加し、仮想記憶の
使用領域が不使用領域となつたとき当該不使用領
域に対応するページ・テーブルを構成するための
非変換実記憶域の実ページ枠を上記実記憶のペー
ジング領域に解放し、更に上記非変換実記憶域
を、ページ・フオルト発生時におけるページング
の対象としないようにしたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明す
る。
て、本発明の第１の目的は仮想アドレスと対応し
ない実アドレス領域にテーブル類を集め、この実
アドレス領域を実アドレス・モードによりアクセ
スすることにより、アドレス変換による時間損失
をなくすると共に仮想アドレス・モードによるア
クセスから保護する記憶制御方式を提供すること
にある。また、本発明の第２の目的は、ページ・
テーブルの大きさを状況に応じて増減し、これに
より実記憶を効率的に使用できるようにした記憶
制御方式を提供することを目的としている。そし
てそのため、本発明の情報処理システムにおける
記憶制御方式は、仮想アドレス・モードと実アド
レス・モードの２つのモードで動作し、仮想記憶
を備えた情報処理システムにおいて、実記憶を、
中核プログラムが格納される中核プログラム域、
仮想アドレスを実アドレスに変換するページ・テ
ーブル上に存在しない非変換実記憶域及びページ
ング可能なプログラムが格納されるページング域
に分割し、上記非変換実記憶域にページ・テーブ
ルを含む各種の制御テーブル類を格納し、仮想記
憶に新たに使用領域が生成されたとき当該使用領
域に対応するページ・テーブルを構成するための
実ページ枠を上記実記憶のページング領域より獲
得して上記非変換実記憶域に付加し、仮想記憶の
使用領域が不使用領域となつたとき当該不使用領
域に対応するページ・テーブルを構成するための
非変換実記憶域の実ページ枠を上記実記憶のペー
ジング領域に解放し、更に上記非変換実記憶域
を、ページ・フオルト発生時におけるページング
の対象としないようにしたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明す
る。
第１図は本発明による仮想記憶管理の概要を説
明するための図、第２図はページ・テーブルの要
素の構成を示す図、第３図はセグメント・テーブ
ルの要素の構成を示す図、第４図は仮想記憶制御
ブロツク・ポインタ・テーブルの要素の構成を示
す図、第５図はページ枠テーブルの要素の構成を
示す図、第６図はページ枠テーブルの要素の連鎖
構造を示す図、第７図は実記憶制御ブロツクの管
理構造を説明する図、第８図はページ枠テーブル
の要素の移動を説明する図である。
明するための図、第２図はページ・テーブルの要
素の構成を示す図、第３図はセグメント・テーブ
ルの要素の構成を示す図、第４図は仮想記憶制御
ブロツク・ポインタ・テーブルの要素の構成を示
す図、第５図はページ枠テーブルの要素の構成を
示す図、第６図はページ枠テーブルの要素の連鎖
構造を示す図、第７図は実記憶制御ブロツクの管
理構造を説明する図、第８図はページ枠テーブル
の要素の移動を説明する図である。
第１図において、PTはページ・テーブル、
SGTはセグメント・テーブル、VSは仮想記憶、
VSBPTは仮想記憶制御ブロツク・ポインタ・テ
ーブル、VSCBは仮想記憶制御ブロツク、RSCB
は実記憶制御ブロツク、PFTはページ枠テーブ
ル、RSは実記憶、NUCは制御プログラムの中核
をなす中核プログラムをそれぞれ示している。
SGTはセグメント・テーブル、VSは仮想記憶、
VSBPTは仮想記憶制御ブロツク・ポインタ・テ
ーブル、VSCBは仮想記憶制御ブロツク、RSCB
は実記憶制御ブロツク、PFTはページ枠テーブ
ル、RSは実記憶、NUCは制御プログラムの中核
をなす中核プログラムをそれぞれ示している。
ページ・テーブルPTは、使用中のセグメント
に対応して設けられるものであり、不使用のセグ
メントに対してはページ・テーブルPTは設けら
れない。ページ・テーブルPTの各要素は第２図
に示すような構成を有しており、要素には無効フ
ラグ（Invalid Flag）Ｉと実ページ番号が記入さ
れる。この無効フラグが論理「１」のときにはこ
の要素は無効であり、この無効フラグが論理
「０」のときにはこの要素は有効である。セグメ
ント・テーブルSGTは仮想記憶VSの各セグメン
トと１対１の対応をなす要素を有しており、各要
素は対応するページ・テーブルPTの先頭アドレ
スを示している。セグメント・テーブルSGTの
要素には、第３図に示すように無効フラグＩと
PTアドレスが記入されている。この無効フラグ
Ｉもページ・テーブルPTの無効フラグＩと同様
な機能（セグメント・テーブル要素の有効／無効
を示す機能）をもつている。仮想記憶VSは複数
のセグメントに分割され、また、各セグメントは
複数のページに分割されている。１ページは例え
ば512バイトであり、１セグメントは例えば128ペ
ージである。中核プログラムの格納される仮想記
憶上の領域はページング不可能域とされ、他の領
域はページング域、すなわちページング可能域と
される。仮想記憶制御ブロツク・ポインタ・テー
ブルVSBPTは、セグメントに１対１の対応をな
す複数の要素を有しており、各要素はセグメント
番号の順序にしたがつて配置されている。仮想記
憶制御ブロツク・ポインタ・テーブルVSBPTの
各要素には、第４図に示すように仮想記憶制御ブ
ロツクVSCBの先頭アドレスが記入されている。
仮想記憶制御ブロツクVSCBは仮想記憶VSのペ
ージング領域に存在するページング可能なプログ
ラムの個数だけ存在するものであり、例えばジヨ
ブ１用のプログラムとジヨブ２用のプログラムが
仮想記憶VSのページング領域に存在する場合
は、２個の仮想記憶制御ブロツクVSCBが存在す
る。図示の例は、ジヨブ１用プログラムのみが仮
想記憶VSのページング領域にある場合を示して
いる。仮想記憶制御ブロツクVSCBには図示のよ
うに実記憶制御ブロツクRSCBのアドレスが記入
され、図示しないがその外に、対応する仮想記憶
上の区画に対して割当てられているDASDの記憶
域を指定するための制御情報（例えばデイスク番
号、装置タイプ、アドレス等）も記入されてい
る。実記憶制御ブロツクRSCBのそれぞれは対応
する実記憶RS上のブロツク域を管理するもので
ある。実記憶制御ブロツクRSCB０は、実記憶
RS上の非変換実記憶領域を管理する。図示の例
は、ジヨブ１用のプログラムのみが仮想記憶VS
のペーシング領域上に存在している場合を想定し
ているので、実記憶RSのNUC領域および非変換
実記憶域を除くページング可能領域はすべてジヨ
ブ１用プログラムに割当てられ、そして実記憶制
御ブロツクRSCB１は全ページング領域を管理す
る。実記憶制御ブロツクRSCB０は、非変換実記
憶域として割当てられたページ枠を指示するため
のページ枠テーブルの先頭のページ枠テーブル要
素をポイントする。また、実記憶制御ブロツク
RSCB１は、実記憶RSのページング領域として
割当てられたページ枠を指示するためのページ枠
テーブルの先頭ページ枠テーブル要素をポイント
する。実記憶制御ブロツクRSCBには、管理する
ページ枠テーブル要素の個数も記入される。ペー
ジ枠テーブルPFTは、中核プログラムを格納す
るNUC領域を構成するページ枠を指示するNUC
用ページ枠テーブルと、非変換実記憶域を構成す
るページ枠を指示する非変換ページ枠テーブル
と、ページング領域を構成するページ枠を指示す
るページング用ページ枠テーブルとから構成され
ている。第５図はページ枠テーブル要素の構成を
示すものであり、ページ枠テーブル要素は、順方
向ポインタ、逆方向ポインタ、仮想ページ番号お
よび制御情報を有している。この制御情報は、
LOCKカウンタや実記憶制御ブロツク番号、各種
フラグ類から構成されている。LOCKとは仮想記
憶VS上の内容を実記憶RSに常駐化することであ
る。LOCKカウンタとはこの常駐化が要求された
回数を示すものである。関連するページ枠テーブ
ル要素は、第６図に示すように連鎖されており、
また、第７図に示すように先頭のページ枠テーブ
ル要素は対応する実記憶制御ブロツクRSCBによ
つてポイントされている。図示されていないが、
非変換ページ枠テーブルには、不要になつた場合
に解放されるユーザ・ページ・テーブル用のペー
ジ枠テーブルと、一切解放されないページ枠テー
ブルとがあり、これらの先頭のページ枠テーブル
要素は実記憶制御ブロツクRSCB０でポイントさ
れている。また、ページング用ページ枠テーブル
には、空きページを指示する空きページ枠テーブ
ルと、ページング用ページを指示するページ枠テ
ーブルと、ロツク（Lock）されたページを指示
するためのページ枠テーブルがあり、これら３種
のページ枠テーブルの先頭は、対応する実記憶制
御ブロツクRSCB１、RSCB２……………又は
RSCBnでポイントされている。実記憶RSは、中
核プログラムを格納するNUC領域、非変換実記
憶域およびページング領域に分割されている。
NUC領域の内容は常に実記憶RSに固定化され、
非変換実記憶領域の内容はジヨブが終了するまで
の間は固定されている。これらのNUC領域およ
び非変換実記憶領域は、ページングの対象とはさ
れない。ページング領域は、ページング可能なプ
ログラムのための記憶域であつて、例えばジヨブ
１用プログラムとジヨブ２用プログラムが仮想記
憶VSのページング領域に存在する場合には、実
記憶RSのページング領域は２分されて、それぞ
れジヨブ１用プログラムおよびジヨブ２用プログ
ラムに割当てられる。非変換実記憶域は、仮想記
憶VSと対応しない領域であり、したがつて非変
換実記憶領域に対応するセグメント・テーブル要
素およびページ・テーブルは存在しない。したが
つて、この非変換実記憶域は、PSW（プログラ
ム状態語）が実アドレス・モードを指定している
場合にのみアクセスすることが出来る。この非変
換実記憶域に、ページ・テーブルPT、セグメン
ト・テーブルSGT、仮想記憶制御ブロツク・ポ
インタ・テーブルVSBPT、仮想制御ブロツク
VSCB、実記憶制御ブロツクRSCBおよびページ
枠テーブルPFTが形成されている。
に対応して設けられるものであり、不使用のセグ
メントに対してはページ・テーブルPTは設けら
れない。ページ・テーブルPTの各要素は第２図
に示すような構成を有しており、要素には無効フ
ラグ（Invalid Flag）Ｉと実ページ番号が記入さ
れる。この無効フラグが論理「１」のときにはこ
の要素は無効であり、この無効フラグが論理
「０」のときにはこの要素は有効である。セグメ
ント・テーブルSGTは仮想記憶VSの各セグメン
トと１対１の対応をなす要素を有しており、各要
素は対応するページ・テーブルPTの先頭アドレ
スを示している。セグメント・テーブルSGTの
要素には、第３図に示すように無効フラグＩと
PTアドレスが記入されている。この無効フラグ
Ｉもページ・テーブルPTの無効フラグＩと同様
な機能（セグメント・テーブル要素の有効／無効
を示す機能）をもつている。仮想記憶VSは複数
のセグメントに分割され、また、各セグメントは
複数のページに分割されている。１ページは例え
ば512バイトであり、１セグメントは例えば128ペ
ージである。中核プログラムの格納される仮想記
憶上の領域はページング不可能域とされ、他の領
域はページング域、すなわちページング可能域と
される。仮想記憶制御ブロツク・ポインタ・テー
ブルVSBPTは、セグメントに１対１の対応をな
す複数の要素を有しており、各要素はセグメント
番号の順序にしたがつて配置されている。仮想記
憶制御ブロツク・ポインタ・テーブルVSBPTの
各要素には、第４図に示すように仮想記憶制御ブ
ロツクVSCBの先頭アドレスが記入されている。
仮想記憶制御ブロツクVSCBは仮想記憶VSのペ
ージング領域に存在するページング可能なプログ
ラムの個数だけ存在するものであり、例えばジヨ
ブ１用のプログラムとジヨブ２用のプログラムが
仮想記憶VSのページング領域に存在する場合
は、２個の仮想記憶制御ブロツクVSCBが存在す
る。図示の例は、ジヨブ１用プログラムのみが仮
想記憶VSのページング領域にある場合を示して
いる。仮想記憶制御ブロツクVSCBには図示のよ
うに実記憶制御ブロツクRSCBのアドレスが記入
され、図示しないがその外に、対応する仮想記憶
上の区画に対して割当てられているDASDの記憶
域を指定するための制御情報（例えばデイスク番
号、装置タイプ、アドレス等）も記入されてい
る。実記憶制御ブロツクRSCBのそれぞれは対応
する実記憶RS上のブロツク域を管理するもので
ある。実記憶制御ブロツクRSCB０は、実記憶
RS上の非変換実記憶領域を管理する。図示の例
は、ジヨブ１用のプログラムのみが仮想記憶VS
のペーシング領域上に存在している場合を想定し
ているので、実記憶RSのNUC領域および非変換
実記憶域を除くページング可能領域はすべてジヨ
ブ１用プログラムに割当てられ、そして実記憶制
御ブロツクRSCB１は全ページング領域を管理す
る。実記憶制御ブロツクRSCB０は、非変換実記
憶域として割当てられたページ枠を指示するため
のページ枠テーブルの先頭のページ枠テーブル要
素をポイントする。また、実記憶制御ブロツク
RSCB１は、実記憶RSのページング領域として
割当てられたページ枠を指示するためのページ枠
テーブルの先頭ページ枠テーブル要素をポイント
する。実記憶制御ブロツクRSCBには、管理する
ページ枠テーブル要素の個数も記入される。ペー
ジ枠テーブルPFTは、中核プログラムを格納す
るNUC領域を構成するページ枠を指示するNUC
用ページ枠テーブルと、非変換実記憶域を構成す
るページ枠を指示する非変換ページ枠テーブル
と、ページング領域を構成するページ枠を指示す
るページング用ページ枠テーブルとから構成され
ている。第５図はページ枠テーブル要素の構成を
示すものであり、ページ枠テーブル要素は、順方
向ポインタ、逆方向ポインタ、仮想ページ番号お
よび制御情報を有している。この制御情報は、
LOCKカウンタや実記憶制御ブロツク番号、各種
フラグ類から構成されている。LOCKとは仮想記
憶VS上の内容を実記憶RSに常駐化することであ
る。LOCKカウンタとはこの常駐化が要求された
回数を示すものである。関連するページ枠テーブ
ル要素は、第６図に示すように連鎖されており、
また、第７図に示すように先頭のページ枠テーブ
ル要素は対応する実記憶制御ブロツクRSCBによ
つてポイントされている。図示されていないが、
非変換ページ枠テーブルには、不要になつた場合
に解放されるユーザ・ページ・テーブル用のペー
ジ枠テーブルと、一切解放されないページ枠テー
ブルとがあり、これらの先頭のページ枠テーブル
要素は実記憶制御ブロツクRSCB０でポイントさ
れている。また、ページング用ページ枠テーブル
には、空きページを指示する空きページ枠テーブ
ルと、ページング用ページを指示するページ枠テ
ーブルと、ロツク（Lock）されたページを指示
するためのページ枠テーブルがあり、これら３種
のページ枠テーブルの先頭は、対応する実記憶制
御ブロツクRSCB１、RSCB２……………又は
RSCBnでポイントされている。実記憶RSは、中
核プログラムを格納するNUC領域、非変換実記
憶域およびページング領域に分割されている。
NUC領域の内容は常に実記憶RSに固定化され、
非変換実記憶領域の内容はジヨブが終了するまで
の間は固定されている。これらのNUC領域およ
び非変換実記憶領域は、ページングの対象とはさ
れない。ページング領域は、ページング可能なプ
ログラムのための記憶域であつて、例えばジヨブ
１用プログラムとジヨブ２用プログラムが仮想記
憶VSのページング領域に存在する場合には、実
記憶RSのページング領域は２分されて、それぞ
れジヨブ１用プログラムおよびジヨブ２用プログ
ラムに割当てられる。非変換実記憶域は、仮想記
憶VSと対応しない領域であり、したがつて非変
換実記憶領域に対応するセグメント・テーブル要
素およびページ・テーブルは存在しない。したが
つて、この非変換実記憶域は、PSW（プログラ
ム状態語）が実アドレス・モードを指定している
場合にのみアクセスすることが出来る。この非変
換実記憶域に、ページ・テーブルPT、セグメン
ト・テーブルSGT、仮想記憶制御ブロツク・ポ
インタ・テーブルVSBPT、仮想制御ブロツク
VSCB、実記憶制御ブロツクRSCBおよびページ
枠テーブルPFTが形成されている。
セグメント対応に設けられるページ・テーブル
PTは、そのセグメントが使用されるときに獲得
され、セグメントが不使用となつたときに解放さ
れる。上述のようにページ・テーブルPTは非変
換実記憶域に形成される。ページ・テーブルが解
放された時点でこのページ・テーブルに割当てら
れていた実ページ枠を非変換実記憶域からページ
ング領域に解放する。逆にページ・テーブルが必
要となつた時点で、ページング領域の適当な実ペ
ージ枠を非変換実記憶域に追加してページ・テー
ブルとして使用する。
PTは、そのセグメントが使用されるときに獲得
され、セグメントが不使用となつたときに解放さ
れる。上述のようにページ・テーブルPTは非変
換実記憶域に形成される。ページ・テーブルが解
放された時点でこのページ・テーブルに割当てら
れていた実ページ枠を非変換実記憶域からページ
ング領域に解放する。逆にページ・テーブルが必
要となつた時点で、ページング領域の適当な実ペ
ージ枠を非変換実記憶域に追加してページ・テー
ブルとして使用する。
第８図はページ枠テーブル要素の移動を説明す
るものである。なおPFTEはページ枠テーブル要
素を示している。一般に実ページ枠の移動は、該
当するページ枠テーブル要素PFTEの連鎖を切離
し、管理元の実記憶制御ブロツクRSCBの管理ペ
ージ枠テーブル要素の個数を“１”だけ減らし、
そして移動させた記憶領域のページ枠テーブル要
素PFTEのグループに、切離したページ枠テーブ
ル要素PFTEを連鎖させ、これと同時に管理元の
実記憶制御ブロツクRSCBの管理ページ枠テーブ
ル要素の個数を“１”だけ増やすことにより行わ
れる。
るものである。なおPFTEはページ枠テーブル要
素を示している。一般に実ページ枠の移動は、該
当するページ枠テーブル要素PFTEの連鎖を切離
し、管理元の実記憶制御ブロツクRSCBの管理ペ
ージ枠テーブル要素の個数を“１”だけ減らし、
そして移動させた記憶領域のページ枠テーブル要
素PFTEのグループに、切離したページ枠テーブ
ル要素PFTEを連鎖させ、これと同時に管理元の
実記憶制御ブロツクRSCBの管理ページ枠テーブ
ル要素の個数を“１”だけ増やすことにより行わ
れる。
次にページ・フオルト処理について説明する。
ページ・フオルトはPSWが仮想アドレス・モー
ドを指定しているときに発生する。PSWには、
仮想アドレス・モードと実アドレス・モードの指
定がある。仮想アドレス・モード指定の場合には
中央処理装置は動的アドレス変換機構によるアド
レツシングを行う。一方、実アドレス・モードの
場合には、アドレスはすべて実アドレスとみなし
て動的アドレス変換機構を通さずに実記憶RSへ
のアドレツシングを行う。ページ・フオルトが発
生すると、プログラム割込みが生じ、プログラム
割込みハンドラ（処理ルーチン）が実行される。
プログラム割込みハンドラは、ページ・フオルト
であることが判るとページ・フオルト・アドレス
を調べ、ページ・フオルトが発生したことをペー
ジ管理プログラムへ通知する。ページ・フオルト
が通知されると、ページ管理プログラムは下記の
ような処理を行う。なお、ページ管理プログラム
は実アドレス・モードで動作するものである。
ページ・フオルトはPSWが仮想アドレス・モー
ドを指定しているときに発生する。PSWには、
仮想アドレス・モードと実アドレス・モードの指
定がある。仮想アドレス・モード指定の場合には
中央処理装置は動的アドレス変換機構によるアド
レツシングを行う。一方、実アドレス・モードの
場合には、アドレスはすべて実アドレスとみなし
て動的アドレス変換機構を通さずに実記憶RSへ
のアドレツシングを行う。ページ・フオルトが発
生すると、プログラム割込みが生じ、プログラム
割込みハンドラ（処理ルーチン）が実行される。
プログラム割込みハンドラは、ページ・フオルト
であることが判るとページ・フオルト・アドレス
を調べ、ページ・フオルトが発生したことをペー
ジ管理プログラムへ通知する。ページ・フオルト
が通知されると、ページ管理プログラムは下記の
ような処理を行う。なお、ページ管理プログラム
は実アドレス・モードで動作するものである。
ページ・フオルト・アドレスからセグメント
番号を求め、このセグメント番号を用い仮想記
憶制御ブロツク・ポインタ・テーブルVSBPT
より該当する仮想記憶制御ブロツクVSCBのア
ドレスを求める。
番号を求め、このセグメント番号を用い仮想記
憶制御ブロツク・ポインタ・テーブルVSBPT
より該当する仮想記憶制御ブロツクVSCBのア
ドレスを求める。
該当する仮想記憶制御ブロツクVSCBから該
当する実記憶制御ブロツクRSCBを求め、この
実記憶制御ブロツクRSCBの管理下にある適当
な置換対象実ページ枠を見付ける。
当する実記憶制御ブロツクRSCBを求め、この
実記憶制御ブロツクRSCBの管理下にある適当
な置換対象実ページ枠を見付ける。
置換対象実ページ枠に現在対応しているペー
ジ・テーブル要素の無効フラグＩを「１」とす
る。
ジ・テーブル要素の無効フラグＩを「１」とす
る。
置換対象実ページ枠のデータが変更されてい
るか否かを調べ、変更されていれば、対応する
DASD上のページ・データ・セツトに書込む。
なお、仮想記憶制御ブロツクVSCBには、仮想
アドレスと対応するページ・データ・セツトの
物理アドレスを計算するための定数が記入され
ている。
るか否かを調べ、変更されていれば、対応する
DASD上のページ・データ・セツトに書込む。
なお、仮想記憶制御ブロツクVSCBには、仮想
アドレスと対応するページ・データ・セツトの
物理アドレスを計算するための定数が記入され
ている。
ページ・フオルト・アドレスから該当するペ
ージ・データ・セツトが格納されているDASD
上の物理アドレスを求め、DASD上の該当する
ページ・データ・セツトを置換対象実ページ枠
に書込む。また、上述の書込みと読込みは１回
のスタートＩ／Ｏで行われる。
ージ・データ・セツトが格納されているDASD
上の物理アドレスを求め、DASD上の該当する
ページ・データ・セツトを置換対象実ページ枠
に書込む。また、上述の書込みと読込みは１回
のスタートＩ／Ｏで行われる。
セグメント・テーブルSGTおよびページ・
テーブルPTからページ・フオルト・アドレス
に対応するページ・テーブル要素を求め、この
ページ・テーブル要素に新しく対応させた実ペ
ージ番号を記入すると共に、無効フラグＩを
「０」にする。
テーブルPTからページ・フオルト・アドレス
に対応するページ・テーブル要素を求め、この
ページ・テーブル要素に新しく対応させた実ペ
ージ番号を記入すると共に、無効フラグＩを
「０」にする。
置換対象実ページ枠に対応するページ枠テー
ブル要素に仮想ページ番号を記入する。
ブル要素に仮想ページ番号を記入する。
非変換実記憶域を構成する実ページ枠を指定す
るページ枠テーブルを管理する実記憶制御ブロツ
クRSCB０は、いずれの仮想記憶制御ブロツク
VSCBからも選択されない。これは、非変換実記
憶域が仮想アドレスと置換されないことを意味し
ている。つまり、仮想アドレス・モードでは本領
域への一切のアクセスは禁止される。
るページ枠テーブルを管理する実記憶制御ブロツ
クRSCB０は、いずれの仮想記憶制御ブロツク
VSCBからも選択されない。これは、非変換実記
憶域が仮想アドレスと置換されないことを意味し
ている。つまり、仮想アドレス・モードでは本領
域への一切のアクセスは禁止される。
以上の説明から明らかなように、本発明によれ
ば、 (a) 仮想アドレス・モードのアクセスから保護さ
れる非変換実記憶域を得ることが出来る。
ば、 (a) 仮想アドレス・モードのアクセスから保護さ
れる非変換実記憶域を得ることが出来る。
(b) 非変換実記憶域をアクセスできるのは実アド
レス・モードの場合のみであり、この場合には
TLBフオルトによる時間損失が生じない。
レス・モードの場合のみであり、この場合には
TLBフオルトによる時間損失が生じない。
(c) 非変換実記憶域に対応する領域が仮想記憶上
で不要となるので、実質的に仮想アドレス空間
が拡張される。
で不要となるので、実質的に仮想アドレス空間
が拡張される。
(d) 非変換実記憶域の動的獲得／解放ができるの
で、実記憶の利用効率が向上する。
で、実記憶の利用効率が向上する。
などの利点が得られる。
第１図は本発明による仮想記憶管理の概要を説
明するための図、第２図はページ・テーブルの要
素の構成を示す図、第３図はセグメント・テーブ
ルの要素の構成を示す図、第４図は仮想記憶制御
ブロツク・ポインタの要素の構成を示す図、第５
図はページ枠テーブルの要素の構成を示す図、第
６図はページ枠テーブルの要素の連鎖構造を示す
図、第７図は実記憶制御ブロツクの管理構造を説
明する図、第８図はページ枠テーブルの要素の移
動を説明する図である。 PT……ページ・テーブル、SGT……セグメン
ト・テーブル、VS……仮想記憶、VSBPT……仮
想記憶制御ブロツク・ポインタ・テーブル、
VSCB……仮想記憶制御ブロツク、RSCB……実
記憶制御ブロツク、PFT……ページ枠テーブ
ル、RS……実記憶、NUC……制御プログラムの
中核をなす中核プログラム。
明するための図、第２図はページ・テーブルの要
素の構成を示す図、第３図はセグメント・テーブ
ルの要素の構成を示す図、第４図は仮想記憶制御
ブロツク・ポインタの要素の構成を示す図、第５
図はページ枠テーブルの要素の構成を示す図、第
６図はページ枠テーブルの要素の連鎖構造を示す
図、第７図は実記憶制御ブロツクの管理構造を説
明する図、第８図はページ枠テーブルの要素の移
動を説明する図である。 PT……ページ・テーブル、SGT……セグメン
ト・テーブル、VS……仮想記憶、VSBPT……仮
想記憶制御ブロツク・ポインタ・テーブル、
VSCB……仮想記憶制御ブロツク、RSCB……実
記憶制御ブロツク、PFT……ページ枠テーブ
ル、RS……実記憶、NUC……制御プログラムの
中核をなす中核プログラム。
Claims (1)
- １ 仮想アドレス・モードと実アドレス・モード
の２つのモードで動作し、仮想記憶を備えた情報
処理システムにおいて、実記憶を、中該プログラ
ムが格納される中該プログラム域、仮想アドレス
を実アドレスに変換するページ・テーブル上に存
在しない非変換実記憶域及びページング可能なプ
ログラムが格納されるページング域に分割し、上
記非変換実記憶域にページ・テーブルを含む各種
の制御テーブル類を格納し、仮想記憶に新たに使
用領域が生成されたとき当該使用領域に対応する
ページ・テーブルを構成するための実ページ枠を
上記実記憶のページング領域より獲得して上記非
変換実記憶域に付加し、仮想記憶の使用領域が不
使用領域となつたとき当該不使用領域に対応する
ページ・テーブルを構成するための非変換実記憶
域の実ページ枠を上記実記憶のページング領域に
解放し、更に上記非変換実記憶域を、ページ・フ
オルト発生時におけるページングの対象としない
ようにしたことを特徴とする情報処理システムに
おける記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3672480A JPS56134382A (en) | 1980-03-21 | 1980-03-21 | Memory control system of computer on virtual memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3672480A JPS56134382A (en) | 1980-03-21 | 1980-03-21 | Memory control system of computer on virtual memory control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56134382A JPS56134382A (en) | 1981-10-21 |
| JPS6149703B2 true JPS6149703B2 (ja) | 1986-10-30 |
Family
ID=12477687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3672480A Granted JPS56134382A (en) | 1980-03-21 | 1980-03-21 | Memory control system of computer on virtual memory control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56134382A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180605U (ja) * | 1987-05-12 | 1988-11-22 | ||
| JPH04125207U (ja) * | 1991-05-01 | 1992-11-16 | 義則 伊藤 | ちり容器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5938991A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 計算機システム |
| US7302546B2 (en) | 2004-01-09 | 2007-11-27 | International Business Machines Corporation | Method, system, and article of manufacture for reserving memory |
-
1980
- 1980-03-21 JP JP3672480A patent/JPS56134382A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180605U (ja) * | 1987-05-12 | 1988-11-22 | ||
| JPH04125207U (ja) * | 1991-05-01 | 1992-11-16 | 義則 伊藤 | ちり容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56134382A (en) | 1981-10-21 |
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