JPS61500637A - 増加した水平分解能を持つビデオディスプレイ システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 増加した水平分解能を持つ ビデオ　ディスプレイシステム 本発明はビデオ　ディスプレイ　システム、よシ詳細にはビデオ　ディスプレイ 　システムの分解能を向上させるための装置に関する。

２、先行技術の説明 今日に至るまでにユーザがコンピュータによって格納あるいは生成された情報を 操作することのできる会話型のコンピュータ　システムを採用した各種の情報デ ィスプレイ　システムが提案および採用されている。

これら情報には、テキスト、グラフ、ファクシミリ、ビデオ、その他が含まれる 。過去、数年間におけるＶＬＳＩ回路の出現によって、低コストのマイクロプロ セッサ　システムが広く使用できるようＫなった。このため今日では、中央デー タベースを持ち、一般大衆がこれらシステムを使用して情報にアクセスすること がコスト的にも妥当であると考えられるようになった。

今日、電気通信産業に中央データベースを使用する２つの情報ディスプレイ　シ ステム、ビューデータおよびテレテキストが導入されているが、これらに対する 潜在的な需要は非常に大きい。ピユーデータ　システムにおいては、ビデオ　デ ィスプレイ上にページからなるテキストおよび画像を表示できる能力を持つ双方 向会話型サービスが提供きれる。テレテキスト　システムにおいては、ビデオ　 ディスプレイ上にページからなるテキストおよび図形を表示する一方向回報通信 情報サービスが提供される。

ビデオデータおよびテレテキストの両方のシステムにおいて、顧客の終端の所に 画面制御情報を持つ幾つかのタイプの電子モジュールを提供することが必要であ る。このようなモジュールの一例は合衆国特許第４゜３９６．９８９号において 説明されている。このタイプのモジュールはテキストおよび図形情報をアセンブ リングおよび表示するための制御を顧客のディスプレイ端末（例えば、通常のテ レビ受信機）に提供する。

このテキストおよび図形情報を表示するだめの通常のアプローチでは、通常、ピ ット　ブレーン　メモリあるいはフル　フレーム　バッファと呼ばれるローカル 　ビデオ　メモリを備えるビデオ　ディスプレイ回路が使用される。この典型的 な画面においては、端末は１秒当た少６０回のオーダーでリフレッシュされ、イ メージの記述を含むローカル　メモリは電子モジュール内に位置する外部回路に よって保持される。これすることを回避でき、結果としてバンド幅を節約するこ とが可能となる。

フル　フレーム　バッファを使用する現存のビューデータおよびテレテキスト　 システムにおいては、ビデオ　メモリは、通常、画素（ＰＥＬ）当たシにＮ個の ビットを持つように設計きれておシ、従って、２Ｎ個の色を表示することが可能 である。Ｈ個の水平ＰＥＬおよびＶ個の垂直ＰＥＬを持つ表示が要求きれる場合 には、ＮＸＨＸＶピットのビデオ　メモリが必要となる。また、２Ｈの水平分解 能を持つ表示が要求されるときは、ビデオ　メモリ内にこの倍のビットが必要と なる。

水平スキャンの周波数に限界があるため、現存のディスプレイ装置の水平分解能 は簡単に増加できない。

このため、家庭のテレビ受信機の画面の水平ＰＥＬの数は、表示チューブがよシ 大きな分解能を持つにもかかわらず約２５６に制限されている。従って、対応す る水平周波数スキャンおよびビデオ　メモリ要件を増加することなしにディスプ レイ装置の水平分解能を増加し、この分解能容量を一杯に活用することが望まれ る。

発明の要約 本発明はビデオ　メモリのサイズを比例して増加きせることなくカラー　ビデオ ディスプレイ　システムの見掛けの分解能を倍増させる装置を提供する。この装 置では画面の各ＰＥＬに対してビデオ　メモリに１つあるいはそれ以上のデータ 　ビットを加えることが要求される。復号論理がこの追加された１つあるいはそ れ以上のビットによって、水平および垂直ＰＥＬに対するそのビットによって表 わされるカラー情報が、通常の装置のように、現在の境界に表示されるべきであ るか、あるいはＰＥＬクロック　サイクルの分数に当たる時間だけ遅延された後 にオフセット境界上に表示されるべきかを決定する。本発明は以下の詳細の説明 および添付の図面から一層明白、となるものである。

図面の簡単な説明 第１図は標準のビット　ブレーンを使用して描かれたＰＥＬの任意のライン　セ グメントの詳細を示し；第２図は本発明による装置に従って描かれたＰＢＬの任 意のライン　セグメントの詳細を示し；牙３図は情報ディスプレイ　システムを 本発明の方法に従って動作させるのに適当な略回路図を示し：第４図は本発明に おいて使用される各種の信号の波形を示すタイミング図である。

詳細な説明 ビデオ　ディスプレイ　システム上にカラー　イメージを表示するもつとも一般 的な方法はローカル　メモリ内にそのイメージの記述を保持する方法である。

このローカル　メモリはディスプレイ端子と関連し、通常、ビデオ　メモリと呼 ばれる。ビット　ブレーンあるいはフル　フレーム　バッファ内にて、メモリが 画面のＰＥＬと１対１０ベースにて対応するように編成される。例えば、あるイ メージを２５６水平ＰＢＬ×２００垂直ＰＦＪＬを使用して１６色にて表示した い場合、通常、２５６Ｘ２００アドレスとして編成されたメモリが使用される。

ここで、個々のアドレスは４ビツト（２’＝１６ピツト）をアクセスする。同期 および復号論理が基準クロックの読出しサイクルにてこれらメモリ位置を順番に アクセスする。各々の読出しサイクルにおいて、ビデオ　ドライブ回路によって この４ビツト出力がディスプレイ端末によって要求されるカラー情報信号（例え ば、赤、緑および青の電圧レベル）に復号される。

第１図には従来のビット　ブレーンを使用して描かれたＰＥＬの任意のライン　 セグメントの詳細が示される。この図面においては、■の２垂直ステツプに対し て同一サイズの水平ステップＨが取られ、結果として、非常にぎざぎざな線とな る。従って、従来のビット　ブレーンの分解能では、このイメージを描く平滑さ に限界があることがわかる。

牙２図には各ＰＢＬに対するビット　ブレーンに１ピツトが加えられた本発明に よって描かれたＰＥＬの任意のライン　セグメントの詳細を示す。垂直ステップ Ｖは前と同一サイズであるが、水平ステップ　サイズＨが半分に減少されておシ 、結果として、よシなめらかなイメージが与えられることがわかる。この装置を 使用しないで同一の結果を得るためには、水平方向の分解能を２倍にすることが 必要である。このことは、前述のあるイメージを２５６水平ＰＥＬＸ２［］０垂 直ＰＥＬを使用して１６色にて表示する例についてみることによって容易に理解 できる。この例では、２５６Ｘ　２００　Ｘ　４　＝　２０４，８００ビツトの メモリが必要となる。周知の装置によって同一の水平分解能を得るためには、メ モリ　サイズを２倍にすること、っまシ、５１２Ｘ２００Ｘ４＝４０９．６００ ビツトが必要となる。しかし、新たな装置によると、メモリは２５６Ｘ２０ｏｘ ５＝２５６，００ｏピツト、っまシ、１００パーセントの増加でなく、２５パー セント増加するのみで済む。この効果は色の数が多い場合は、さらに大きくなる 。２５６色を使用し、ＰＢＬ当たシ８ビットを必要とするディスプレイ　システ ムでは、本発明によるビットの増大はたった１２．５パーセントにとどまる。

追加のビットはカラー情報を説明するのでなく、カラー情報のビットをどのよう に解釈すべきかに関する位置情報を運ぶ。画面に対する位置情報は、通常、ビッ ト　ブレーン内に格納されるのでなく、同期および復号回路によって決定される 。しかし、この装置では、この追加のビットもビット　ブレーン内に位置され、 復号論理によって、水平ＰＥＬおよび垂直ＰＥＬに対するそのビットによって表 わされるカラー情報が従来の装置の場合のように現在の境界に表示されるべきが 、あるいはそのカラー情報がＰＥＬクロック　サイクルの少しの時間だけ遅延さ れて、オフセット境界上にプロット避れるべきか判定するのに使用される。

情報ディスプレイ　システムに本発明による装置を実現するのに必要とされる回 路論理は非常に簡単なものであシ、第６図にＰＥＬ当たシ１ビットを追加した場 合の例が示される。さらに、この追加の１ピツトは任意の与えられたカラー指標 出力が常に最低１り、ロック　サイクルだけ存在することを確保するという追加 の長所を与える。この増加されたドウエル時間は、しばしば、視覚ディスプレイ 装置（例えば、テレビ受信機）の周波数レスポンスが越えられないことを確保す るために必要となる。

第３図の説明に入いシ、１秒当たりＮ回のＰＥＬのＰＥＬ速度にてランする基準 クロック信号が情報ディスプレイ　システムの通常のタイミングおよび同期回路 からライン１１上に供給される。これら回路および復号回路もこのクロックと同 期してビデオ　メモリ２０に順番にアドレスし、またこのクロック信号の立上シ エッジの前ではビット　ブレーン２１から２４の出力も安定しているものと仮定 する。これは、ライン１１上のクロック信号をメモリ　アドレスを生成するのに 使用されるクロックから少し遅延することによって容易に達成できる。

カラー情報のビットがいかに解釈されるべきであるかを決定する位置情報はビッ ト　ブレーン２４内に含まれ、ライン１２を通じてインバータ３０、ＡＮＤゲー ト３１の２つの入力の１つ、そしてフリップフロップ４０に提供される。ライン １２上の位置情報信号が０であるときは、ＡＮＤゲート６２は入力としてインバ ータ３０からの論理１信号、ライン１１上のクロッを通じてフリップフロップ４ ０のクロック入力およびＡ　Ｎ、　Ｄゲート３１の残シの入力にも提供される。

前のクロック　サイクルの期間に存在する位置情報はフリップフロップ４０のＱ 出力に反映きれるＣ（出力が論理１であるとは前のクロック　サイクルではライ ン１２上の信号が０でちったことを示し、ＡＮＤゲート３２の出力がそのクロッ ク信号の立上シエツジにて高値となシ、０几ゲート３４を通じてレジスタ６０内 に適当なカラー値がロードされる。レジスタ６０の出力はカラー指数情報をカラ ー検索テーブル７０に提供し、ここで適当なカラーが選択される。デジタル−ア ナログ変換器８０は検索テーブル７０のデジタル出力をＣＲＴディスプレイ装置 の赤、青および緑ガン（図示なし）を駆動するのに使用されるアナログ信号に変 換する。

ライン１２上の位置情報信号が論理１であるときは、ＡＮＤゲート３１の出力は そのクロック　サイクルの真ん中において論理１となシ、位置情報信号が論理０ であるときと比較して２分の１クロツク　サイクル後にレジスタ６０にデータを ロードする。位置情報信号が前のサイクルで論理１でアシ、現在のサイクルでは 論理０であるときは、新たなカラー情報はロードされない。この論理がレジスタ ６０の出力に与える効果を示す真理値表が以下に示されるが、ここで、ユは現在 のクロック　サイクルを示し、ｉｌは前のクロックサイクルを示す。Ｐｌ　はク ロック　サイクル鵞の期間における位置ビット出力を示し、ｖｌ　はサイクルｉ の期間におけるカラー値出力を示す。

カラー指数 Ｐｉ　Ｐｉ＋１　サイクル　１　サイクル　息＋１Ｑ　ＯＶｉ　Ｖｉ　Ｖｉ＋Ｉ 　Ｖｉ＋１０　１　Ｖ　ｉ　Ｖ　ｉ　Ｖ　ｉ　Ｖ　ｉ　＋　１１　０　ｖｉｉｖ ｉ　ｖｉ　Ｖｉ １１ＶｉＩＶｉＶｉＶｉ＋１ （Ｐｉ、Ｐｉ　＋　１　）　＝　（１，０）の場合、Ｖ１＋１は出力として決し て提供されないことに注意されたい。

これは、このためには、ｖｌがサイクル１の後半においてクロック　サイクルの ２分の１のみ出力として提供されなければならないためである。前述のカラー指 数出力の期間が少なくとも１サイクルであることという要件が特定の視覚ディス プレイ装置では必要でないと仮定すると、この場合、論理を簡単にし、真理値表 を修正することが可能なことに気づく。

牙４図は第６図に示す回路論理に使用される、あるいはこの回路論理にて生成さ れる特定の幾つかの信号の波形を示すタイミング図である。クロック波形はこれ よりこの論理回路の全てのタイミングが派生きれるライン１１上の信号を示す。

各々のクロック　サイクルに一度、カラー値（これはＰＥＬ当たシ数ピットであ ることもある）および位置ビットＰを含むメモリアドレスがアクセスされる。牙 ４図に示されるごとく、Ｐが論理０であるときは、カラー値はクロック　サイク ルの立上シエツジにてレジスタ６０内にラッチされ、カラー指数出力がこのクロ ックの先頭エツジと概むね一致して起こる。一方、Ｐが論理１であるときは、カ ラー値はサイクルの中間においてラッチされ、結果として、このサイクルと対応 するＰＥＬが１／２ＰＥＬだけシフトされることとなる。このカラー情報を１７ ２ＰＥＬだけシフトできる能力によって、水平分解能に見掛けの増加が提供され る。

本発明の精神および範囲から逸脱することなくこのビデオ　ディスプレイ　シス テムに多くの修正を加えこれを実現することが可能である。この修正の一例とし て、上述の技術を一般化し、ビット　ブレーン内に各ＰＥＬに対して凡例の位置 情報を格納することも可能である。これら凡例のビットが前述のように順番にア クセスされるが、ここでは、凡例のビットは単一の２分の１の遅延だけでなく、 ２Ｒの遅延を記述することができる。例えば、Ｒ＝２の場合は、４つの遅延が可 能であシ、これらは、例えば、ＰＥＬの０．１／４．１／２　および３／４の遅 延を指定することができる。

これは見掛けの分解能を４倍増加する効果を持つ。先の例の２５６Ｘ２００アド レスを持つが、ＰＥＬ当たり４ピツトを必要とする画面で従来の方法にて分解能 を４倍にするためには、１０２４Ｘ２００ｘａ＝８１９゜２００　ビットが必要 となる。しかし、本発明による方法を使用すると、２５６Ｘ２００Ｘ６＝５０７ ，２００ビツトのみで済む。従って、本発明は、付録の請求の範囲から逸脱する ことなく特に説明した以外の多くの実施態様にて実現できるものである。

ＦＩＧ、　／　ＲＧ、２ 国際調査報告 Ａ、、’、’ＮＥＸ　ＴＯＴ’＝　ＩＮフＥＲ１１λＴ：ＯｈλＬ　５ＥＡＱＣ ＨＲＥＤ’ＣＲＴ　ＯＮ

Claims (1)

1. 【特許請求の範囲】 １．ソースからデータを受信する装置；および水平座標および垂直座標の両方を 持つカラーイメージデータを生成するための装置を含む該データソースから受信 されたデータをアセンブリングし、このデータをカラーイメージの形式にてビデ オデイスプレイ上に表示するためのビデオデイスプレイシステムにおいて、該シ ステムが 受信された該データを表わす水平位置オフセツトデータ；および 該カラーイメージデータ（２１−２３）および該位置オフセツトデータ（２４） を該位置オフセツトデータが第１の状態において該カラーイメージデータの水平 座標の値を変更するためのオフセツト値を提供し、第２の状態において該カラー イメージデータの該水平座標の値を変更するためのオフセツト値を提供しないよ うにアセンブリングするための装置（３０−６０）を含むことを特徴とするビデ オデイスプレイシステム。 ２．請求の範囲第１項に記載のビデオデイスプレイシステムにおいて、 該カラーイメージデータおよび該位置オフセツトデータをメモリ内に格納するた めの装置（２０）；および 該メモリにアクセスし、該ビデオデイスプレイをリフレツシングするための装置 （６０）がさらに含まれることを特徴とするビデオデイスプレイシステム。 ３．請求の範囲第１項に記載のビデオデイスプレイシステムにおいて、 該アセンブリング装置が該カラーイメージデータの該ビデオデイスプレイ上の水 平方向の表示を時間的に遅延することによつて該カラーイメージデータの水平座 標の値に該オフセツト値を提供することを特徴とするビデオデイスプレイシステ ム。 ４．請求の範囲第３項に記載のビデオデイスプレイシステムにおいて、 該位置オフセツトデータが該ビデオデイスプレイ上に表示することが可能な複数 の水平および垂直座標位置の各々に対する１データビツトを含むことを特徴とす るビデオデイスプレイシステム。 ５．請求の範囲第２項に記載のビデオデイスプレイシステムにおいて、 該メモリがさらに該カラーイメージデータを格納するための第１のメモリセクシ ヨン、該位置オフセツトデータを格納するための第２のメモリセクシヨン、およ び該カラーイメージデータを選択的に受信するための桁送りレジスタを含み、該 レジスタの出力が該第２のメモリセクシヨンからの該位置オフセツトデータの状 態に応答し、該位置オフセツトデータが第１の状態においては該ビデオデイスプ レイ上への該カラーイメージデータの水平方向の表示を時間的に遅延させ、一方 、第２の状態では、該カラーイメージデータの表示の時間的な遅延を行なわない ことを特徴とするビデオデイスプレイシステム。 ６．請求の範囲第５項に記載のビデオデイスプレイシステムにおいて、 該複数の水平および垂直座標の各々に対する該カラーイメージデータがビデオデ イスプレイ上に表示が可能な画素を含むことを特徴とするビデオデイスプレイシ ステム。 ７．請求の範囲第６項に記載のビデオデイスプレイシステムにおいて、 該時間遅延がクロツクサイクルの２分の１からなり、該クロツクサイクルが個々 の水平座標位置のカラーイメージデータに対する１ドウエル時間であることを特 徴とするビデオデイスプレイシステム。 ８．請求の範囲第７項に記載のビデオデイスプレイシステムにおいて、 該位置オフセツトデータが各画素に対する１データビツトを含むことを特徴とす るビツトデイスプレイシステム。 ９．データソースから受信されるデータをアセンブリングし、このデータをカラ ーイメージの形式にてビデオデイスプレイ上に表示する方法において、該方法が 該ソースから該データを受信するステツプ；該受信されたデータを表わす水平座 標および垂直座標の両方を持つカラーイメージデータおよび水平位置オフセツト データを生成するステツプ；および該カラーイメージデータおよび該位置オフセ ツトデータを該位置オフセツトデータが第１の状態において該カラーイメージデ ータの水平座標の値を変更するためのオフセツト値を提供し、第２の状態におい て該カラーイメージデータの該水平座標の値を変更するためのオフセツト値を提 供しすいようにアセンブリングするためのステツプを含むことを特徴とする方法 。 １０．請求の範囲第９項に記載の方法において、該アセンブリングステツプがさ らに 該カラーイメージデータおよび位置オフセツトデータをメモリ内に格納するステ ツプ；および該メモリにアクセスレビデオデイスプレイをリフレツシングするス テツプを含むことを特徴とする方法。