JPS6150296A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6150296A JPS6150296A JP59172743A JP17274384A JPS6150296A JP S6150296 A JPS6150296 A JP S6150296A JP 59172743 A JP59172743 A JP 59172743A JP 17274384 A JP17274384 A JP 17274384A JP S6150296 A JPS6150296 A JP S6150296A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- switching means
- address decoder
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、任意のデータの高速書き込み、試験時間の
短縮、記憶データの高速な初期化等を行なう半導体記憶
装置に関する。
短縮、記憶データの高速な初期化等を行なう半導体記憶
装置に関する。
一般に、半導体記憶装置のメモリセル選択部は例えば第
２図に示すように構成されている。
２図に示すように構成されている。
図において、１１はメモリセルがマトリックス状に配設
されたメモリセルアレイで、このメモリセルアレイ１ノ
の各メモリセルは、Ｘアドレスデコーダ１２およびＸア
ドレスデコーダ１３の出力によって選択される。上記Ｘ
アドレスデコーダ１２へは、アドレス信号Ａｘ、〜ＡＸ
ｎが供給されるＸアドレスバッファ回路１４から、こ１
。ア１，７．。Ａ８、〜□、。よ１４．。、っ３゜
１〜ＢＸｎおよび逆相の信号覇〜；が供給され、上記Ｘ
アドレスデコーダ１３へは、アドレス信号Ａｙ＋ ”’
Ａ）ｒｍが供給されるＹアドレス信号 ツファ回路１
５から、このアドレス信号Ａｙ１〜Ａｙ７Ｂと同相の信
号Ｂ、ｌ〜Ｂｙｍおよび逆相の信号Ｂ、１〜石＝がそれ
ぞれ供給される。
されたメモリセルアレイで、このメモリセルアレイ１ノ
の各メモリセルは、Ｘアドレスデコーダ１２およびＸア
ドレスデコーダ１３の出力によって選択される。上記Ｘ
アドレスデコーダ１２へは、アドレス信号Ａｘ、〜ＡＸ
ｎが供給されるＸアドレスバッファ回路１４から、こ１
。ア１，７．。Ａ８、〜□、。よ１４．。、っ３゜
１〜ＢＸｎおよび逆相の信号覇〜；が供給され、上記Ｘ
アドレスデコーダ１３へは、アドレス信号Ａｙ＋ ”’
Ａ）ｒｍが供給されるＹアドレス信号 ツファ回路１
５から、このアドレス信号Ａｙ１〜Ａｙ７Ｂと同相の信
号Ｂ、ｌ〜Ｂｙｍおよび逆相の信号Ｂ、１〜石＝がそれ
ぞれ供給される。
上記のような構成において、Ｘアドレスがｎ１ｌｌ、Ｙ
アドレスがｍ個ある場合、メモリセルアレイ１１に設け
られた２（ｍ＋ｎ）個のメモリセルの内、任意の１個を
選択可能であシ、図示゛しないデータ入力端子あるいは
入出力共通端子から「１」あるいは「０」のデータを入
力するとともに、書き込み信号等を制御することによっ
てこのデータが選択されたメモリセルに書き込まれるｂ 〔背景技術の問題点〕 ところで、メモリセルアレイ１１の甲の全てのメモリセ
ルに任意のデータを書き込むためには、当然のことなが
ら全メモリセルを選択しなら十ｍ） ければならず、これには２ 回アドレスを変化させる
必要がある。このため、データの書き込みに長時間を要
し、今後、集積度の向上に伴なって記憶容量が増大する
と、ますます書き込み時間が長くなる。また、これに伴
なりてメモリセリの試験時間や初期化に要する時間も長
くなる等の問題がある。
アドレスがｍ個ある場合、メモリセルアレイ１１に設け
られた２（ｍ＋ｎ）個のメモリセルの内、任意の１個を
選択可能であシ、図示゛しないデータ入力端子あるいは
入出力共通端子から「１」あるいは「０」のデータを入
力するとともに、書き込み信号等を制御することによっ
てこのデータが選択されたメモリセルに書き込まれるｂ 〔背景技術の問題点〕 ところで、メモリセルアレイ１１の甲の全てのメモリセ
ルに任意のデータを書き込むためには、当然のことなが
ら全メモリセルを選択しなら十ｍ） ければならず、これには２ 回アドレスを変化させる
必要がある。このため、データの書き込みに長時間を要
し、今後、集積度の向上に伴なって記憶容量が増大する
と、ますます書き込み時間が長くなる。また、これに伴
なりてメモリセリの試験時間や初期化に要する時間も長
くなる等の問題がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速なデータの書き込みがで
きるとともに、試験時間および初期化に要する時間をも
短縮できる半導体記憶装置を程供することでちる。
その目的とするところは、高速なデータの書き込みがで
きるとともに、試験時間および初期化に要する時間をも
短縮できる半導体記憶装置を程供することでちる。
すなわち、この発明においては、上記の目的を達成する
ために、Ｘアドレスバッファ回路からＸアドレスデコー
ダへの！α上位の信号線、およびＹアドレス２２フフ回
路からＸアドレスデコーダへの最上位の信号線それぞれ
にスイッチング手段を設け、これらスイッチング手段の
遮断時にＸアドレスデコーダおよびＸアドレスデコーダ
への最上位の信号線の電位を所定電位に設定することに
よシ、メモリセルアレイを複数のブロックに分割設定し
、分割された１つのブロック内のメモリセルを全て選択
することによ）、各々のブロックに同時に同じデータを
書き込むようにしたものでちる。
ために、Ｘアドレスバッファ回路からＸアドレスデコー
ダへの！α上位の信号線、およびＹアドレス２２フフ回
路からＸアドレスデコーダへの最上位の信号線それぞれ
にスイッチング手段を設け、これらスイッチング手段の
遮断時にＸアドレスデコーダおよびＸアドレスデコーダ
への最上位の信号線の電位を所定電位に設定することに
よシ、メモリセルアレイを複数のブロックに分割設定し
、分割された１つのブロック内のメモリセルを全て選択
することによ）、各々のブロックに同時に同じデータを
書き込むようにしたものでちる。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第２図と同一４１９成部に
は同じ符号を付してその詳細な説明は省略する。Ｘアド
レスバッファ回路１４からＸアドレスデコーダ１２への
最上位の信号線１６．．１６．上には、Ｎチャネル型の
ＭＯＳトランノスタＴｘ＋ ＋ Ｔｘ２のソース、ドレ
イン間がそれぞれ接続され、これらＭＯＳ ）ランノス
タＴｘ＋ ｌ Ｔｘ２のドレインと接地点間には、Ｎチ
ャネル型の〜１０ＳトランジスタＴｘ５ ＊ Ｔｘ４の
ドレイン、ソース間がそれぞれ接続される。そして、上
記〜１０Ｓトランジスタ’ｒｙｃｔ ｌ ＴＸ２は、制
御信号Ｃ８Ｋよって導通制御され、上記ＭＯ８）ランソ
スタＴ工３ 、 Ｔｘ４は上記制御信号Ｃ８をインバー
タ１７にで反転した信号によって導通制御される。
する。第１図において、前記第２図と同一４１９成部に
は同じ符号を付してその詳細な説明は省略する。Ｘアド
レスバッファ回路１４からＸアドレスデコーダ１２への
最上位の信号線１６．．１６．上には、Ｎチャネル型の
ＭＯＳトランノスタＴｘ＋ ＋ Ｔｘ２のソース、ドレ
イン間がそれぞれ接続され、これらＭＯＳ ）ランノス
タＴｘ＋ ｌ Ｔｘ２のドレインと接地点間には、Ｎチ
ャネル型の〜１０ＳトランジスタＴｘ５ ＊ Ｔｘ４の
ドレイン、ソース間がそれぞれ接続される。そして、上
記〜１０Ｓトランジスタ’ｒｙｃｔ ｌ ＴＸ２は、制
御信号Ｃ８Ｋよって導通制御され、上記ＭＯ８）ランソ
スタＴ工３ 、 Ｔｘ４は上記制御信号Ｃ８をインバー
タ１７にで反転した信号によって導通制御される。
また、同様にＹアドレスバッファ回路１５からＹアドレ
スデコーダ１３への）Ｕ上位の信号像１７１．１７２上
には、Ｎチャネル型のＭＯＳ ）ランソスタＴｙｊ ｒ
Ｔｙ２のンーヌ、ドレイン間がそれぞれ接続され、こ
れらＭＯＳ ）ランノスタＴｙ、 、 Ｔ、２のドレイ
ンと接地点間には、Ｎチャネル型のＭＯＳトランゾスタ
Ｔｙ５１ Ｔｙ４のドレイン、ソース間がそれぞれ接続
される。そして、上記ＭＯＳトランノスタＴアｊ＋Ｔｙ
２は、制御信号Ｃ８によって導通制御され、上記ＭＯＳ
）ランノスタ’ｒｙ５ 、 Ｔｙ４は上記制御信号Ｃ
８をインバータ１７ｙで反転した信号によって導通制御
される。
スデコーダ１３への）Ｕ上位の信号像１７１．１７２上
には、Ｎチャネル型のＭＯＳ ）ランソスタＴｙｊ ｒ
Ｔｙ２のンーヌ、ドレイン間がそれぞれ接続され、こ
れらＭＯＳ ）ランノスタＴｙ、 、 Ｔ、２のドレイ
ンと接地点間には、Ｎチャネル型のＭＯＳトランゾスタ
Ｔｙ５１ Ｔｙ４のドレイン、ソース間がそれぞれ接続
される。そして、上記ＭＯＳトランノスタＴアｊ＋Ｔｙ
２は、制御信号Ｃ８によって導通制御され、上記ＭＯＳ
）ランノスタ’ｒｙ５ 、 Ｔｙ４は上記制御信号Ｃ
８をインバータ１７ｙで反転した信号によって導通制御
される。
次に、上記のような構成において動作を説明する。制御
信号Ｃ８がハイ（パｎ″）レベルの場合は、ＭＯＳ ）
ランジスタＴＸＩ ｒ Ｔｚ２およびＴｙｌ 。
信号Ｃ８がハイ（パｎ″）レベルの場合は、ＭＯＳ ）
ランジスタＴＸＩ ｒ Ｔｚ２およびＴｙｌ 。
Ｔｙ２がオン状態となシ、ＭＯＳトランジスタＴＸ５
ｒＴ工４およびＴｙ５ 、 Ｔｙ４がオフ状態となる。
ｒＴ工４およびＴｙ５ 、 Ｔｙ４がオフ状態となる。
これ１ によ・て、Ｘアト・・・・２フ・回路７４
の出力Ｂｘ１〜ＢｘｎおよびＢｘ１〜Ｂｘｎは全てＸア
ドレスデコーｒｉ；ｔＶｃ供給され、Ｙアドレスバッフ
ァ回路１５の出力Ｂｙ１〜Ｂ７ｍおよびＢｙ１〜Ｂｙｍ
は全てＹアドレスデコーダ１３に供給される。従って、
前記第２図の回路と同じ動作を行なう。
の出力Ｂｘ１〜ＢｘｎおよびＢｘ１〜Ｂｘｎは全てＸア
ドレスデコーｒｉ；ｔＶｃ供給され、Ｙアドレスバッフ
ァ回路１５の出力Ｂｙ１〜Ｂ７ｍおよびＢｙ１〜Ｂｙｍ
は全てＹアドレスデコーダ１３に供給される。従って、
前記第２図の回路と同じ動作を行なう。
一方、；ｈ１］御信号ＣＳがロー（’Ｌ“）レベルとな
ると、ＭＯＳ トランジスタＴＸ１＋ ＴＸ２およびＴ
ｙｌ ｒ ’］’ｙ２はオフ状態、ＭＯＳ ）ランジヌ
タＴｘ５ 。
ると、ＭＯＳ トランジスタＴＸ１＋ ＴＸ２およびＴ
ｙｌ ｒ ’］’ｙ２はオフ状態、ＭＯＳ ）ランジヌ
タＴｘ５ 。
Ｔｘ４およびＴｙ３ 、Ｔｙ４はオン状態となる。これ
によって、Ｘアドレスデコーダ１２の最上位の入力信号
ＢＸｎ ｌ ”ＸｎおよびＹアドレスデコーダ１３のＪ
々上位の入力信号８７ｍ ｌ Ｂ）’ｍはそれぞれ接地
電位（” Ｌ ’レベル）に設定される。この状態で最
下位のＸアドレス信号１から最上位から１つ手前までの
Ｘアドレス信号ｎ−１を変化させるとともに、最下位の
Ｙアドレス信号、から最上位から１つ手前までのＹアド
レス信号ｎ−１を変化させると、全てのメモリセルを選
択できる。この際、メモリセルアレイ１１は４分割され
るのと同じ状態となシ、分割された各ブロックのメモリ
セルアレイｌｌａ〜１１６には、アドレス信号ＡＸＩ
−Ａｚｎ−１＋ Ａｙ１〜Ａ、ｎ−１の変化に応じて同
じｒ−夕がそれぞれ書き込まれる。従って、データの書
き込み時間を１／４に短縮できる。
によって、Ｘアドレスデコーダ１２の最上位の入力信号
ＢＸｎ ｌ ”ＸｎおよびＹアドレスデコーダ１３のＪ
々上位の入力信号８７ｍ ｌ Ｂ）’ｍはそれぞれ接地
電位（” Ｌ ’レベル）に設定される。この状態で最
下位のＸアドレス信号１から最上位から１つ手前までの
Ｘアドレス信号ｎ−１を変化させるとともに、最下位の
Ｙアドレス信号、から最上位から１つ手前までのＹアド
レス信号ｎ−１を変化させると、全てのメモリセルを選
択できる。この際、メモリセルアレイ１１は４分割され
るのと同じ状態となシ、分割された各ブロックのメモリ
セルアレイｌｌａ〜１１６には、アドレス信号ＡＸＩ
−Ａｚｎ−１＋ Ａｙ１〜Ａ、ｎ−１の変化に応じて同
じｒ−夕がそれぞれ書き込まれる。従って、データの書
き込み時間を１／４に短縮できる。
これは特に、メモリセルに記憶されたデータの初期化や
試験データの書き込み等のように、全てのメモリセルに
同一のデータを書き込む場合に有利でちる。
試験データの書き込み等のように、全てのメモリセルに
同一のデータを書き込む場合に有利でちる。
なお、上記実施例ではメモリセルアレイ１ノを４分割す
る場合について説明したが、ＸおよびＹアビレフ３フフ
フ回路１４ ｔ １５の最上位から１つ手前の信号線に
も同様な回路を設けることＫよシ１６分割することもで
きる。壕だ、ＭＯＳ ）ランノスタＴｘ５ ｒ Ｔｘ４
およびＴｙ６ｒ Ｔｙ４のソースを接地したが、Ｘ、Ｙ
アドレスデコーダ１２．１３の樋底に応じて電源に接続
しても良い。この場合ＭＯ８）ランジスタのしきい値電
圧によるパＨ＃レベルの低下を防ぐだめ、Ｐ／ｒＯＳト
ランジスタ’ｒｘ３１ ＴＸ４およびＴｙ３＊ Ｔｙ４
にはＰチャネル型のものを用いれば良く、インバータ１
７ｘ、 Ｊ ７ｙは不要である。さらに、ＭＯＳ ）ラ
ンノスタＴｘ、 、 Ｔｘ２およびＴｙｌ ｒ Ｔｙ２
をＮチャネル型で説明したがＰチャネル型でありでも良
いのはもちろんであシ、システム構成に応じて適宜選定
すれば良い。
る場合について説明したが、ＸおよびＹアビレフ３フフ
フ回路１４ ｔ １５の最上位から１つ手前の信号線に
も同様な回路を設けることＫよシ１６分割することもで
きる。壕だ、ＭＯＳ ）ランノスタＴｘ５ ｒ Ｔｘ４
およびＴｙ６ｒ Ｔｙ４のソースを接地したが、Ｘ、Ｙ
アドレスデコーダ１２．１３の樋底に応じて電源に接続
しても良い。この場合ＭＯ８）ランジスタのしきい値電
圧によるパＨ＃レベルの低下を防ぐだめ、Ｐ／ｒＯＳト
ランジスタ’ｒｘ３１ ＴＸ４およびＴｙ３＊ Ｔｙ４
にはＰチャネル型のものを用いれば良く、インバータ１
７ｘ、 Ｊ ７ｙは不要である。さらに、ＭＯＳ ）ラ
ンノスタＴｘ、 、 Ｔｘ２およびＴｙｌ ｒ Ｔｙ２
をＮチャネル型で説明したがＰチャネル型でありでも良
いのはもちろんであシ、システム構成に応じて適宜選定
すれば良い。
以上説明したようにこの発明によれば、高速なデータの
書き込みができるとともに、試験時間やｆ、ｒＪ期化に
ｉする時間をも短縮できる半導体記憶装置が得られる。
書き込みができるとともに、試験時間やｆ、ｒＪ期化に
ｉする時間をも短縮できる半導体記憶装置が得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置１
Ｔのメモリセル選択部を示す回路図、第２図は従来の半
導体記憶装置のメモリセル選択部を示す回路図である。 ツノ・・・メモリセルアレイ、１２・・・Ｘアドレスデ
コーダ、１３・・・Ｙアドレスデコーダ、１４・・・Ｘ
アドレスバッファ回路、１５・・・７７１７１８２７７
回路、１６１ １Ｊ６２ ＋Ｉ７１ ｒ１７２・・
・最上位の信号線、Ａ１１〜ＡＸｎ・・・Ｘアドレス信
号、Ａ Ｉ 〜Ａｙｍ・Ｙアドレス信号、ＴＸ１＋ Ｔ
Ｍ０・・・ＭＯＳ ）ランジスタ（第１のスイッチング
手段）、ＴＸ３ ｒ ＴＸ４・・・ＭＯＳ ）ランノス
タ（第２のスイッチング手段）、Ｔｙｌ 、 Ｔｙ２・
・・ＭＯＳ ）ランノスタ（第３のスイッチング手段）
、Ｔｙｓ 、 ’ｒｙ、、・・・ＭＯＳ ）ランノスタ
（第４のスイッチング手段）、Ｃ３・・・＋１ｉｌＩ御
信号。
Ｔのメモリセル選択部を示す回路図、第２図は従来の半
導体記憶装置のメモリセル選択部を示す回路図である。 ツノ・・・メモリセルアレイ、１２・・・Ｘアドレスデ
コーダ、１３・・・Ｙアドレスデコーダ、１４・・・Ｘ
アドレスバッファ回路、１５・・・７７１７１８２７７
回路、１６１ １Ｊ６２ ＋Ｉ７１ ｒ１７２・・
・最上位の信号線、Ａ１１〜ＡＸｎ・・・Ｘアドレス信
号、Ａ Ｉ 〜Ａｙｍ・Ｙアドレス信号、ＴＸ１＋ Ｔ
Ｍ０・・・ＭＯＳ ）ランジスタ（第１のスイッチング
手段）、ＴＸ３ ｒ ＴＸ４・・・ＭＯＳ ）ランノス
タ（第２のスイッチング手段）、Ｔｙｌ 、 Ｔｙ２・
・・ＭＯＳ ）ランノスタ（第３のスイッチング手段）
、Ｔｙｓ 、 ’ｒｙ、、・・・ＭＯＳ ）ランノスタ
（第４のスイッチング手段）、Ｃ３・・・＋１ｉｌＩ御
信号。
Claims (4)
- （１）メモリセルアレイと、このメモリセルアレイのＸ
アドレスを選択するＸアドレスデコーダと、上記メモリ
セルアレイのＹアドレスを選択するＹアドレスデコーダ
と、Ｘアドレス信号が供給されこのＸアドレス信号と同
相の信号および逆相の信号を上記Ｘアドレスデコーダに
供給するＸアドレスバッファ回路と、Ｙアドレス信号が
供給されこのＹアドレス信号と同相の信号および逆相の
信号を上記Ｙアドレスデコーダに供給するＹアドレスバ
ッファ回路と、上記Ｘアドレスバッファ回路からＸアド
レスデコーダへの最上位の信号線上に設けられ制御信号
でスイッチング制御される第１のスイッチング手段と、
この第１のスイッチング手段の遮断時、上記Ｘアドレス
デコーダへの最上位の信号線を電位供給源に接続する第
２のスイッチング手段と、上記Ｙアドレスバッファ回路
からＹアドレスデコーダへの最上位の信号線上に設けら
れ上記制御信号でスイッチング制御される第３のスイッ
チング手段と、この第３のスイッチング手段の遮断時、
上記Ｙアドレスデコーダへの最上位の信号線を電位供給
源に接続する第４のスイッチング手段とを具備したこと
を特徴とする半導体記憶装置。 - （２）前記第１ないし第４のスイッチング手段はそれぞ
れ、ＭＯＳトランジスタから成ることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 - （３）前記第２、第４のスイッチング手段はそれぞれ、
Ｎチャネル型のＭＯＳトランジスタから成り、前記電位
供給源は接地電位であることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 - （４）前記第２、第４のスイッチング手段はそれぞれ、
Ｐチャネル型のＭＯＳトランジスタから成り、前記電位
供給源は電源電位であることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172743A JPS6150296A (ja) | 1984-08-20 | 1984-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172743A JPS6150296A (ja) | 1984-08-20 | 1984-08-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150296A true JPS6150296A (ja) | 1986-03-12 |
Family
ID=15947492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172743A Pending JPS6150296A (ja) | 1984-08-20 | 1984-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150296A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160096A (ja) * | 1986-12-22 | 1988-07-02 | Nec Corp | 半導体メモリ回路 |
| JPS63311551A (ja) * | 1987-06-15 | 1988-12-20 | Fujitsu Ltd | メモリ初期化方式 |
| JPH02116161A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体メモリ |
| US5285240A (en) * | 1991-05-20 | 1994-02-08 | Sharp Kabushiki Kaisha | Image forming machine comprising three separable frames with opening/closing mechanisms between each frame |
| US6156681A (en) * | 1996-01-16 | 2000-12-05 | Daikin Industries, Ltd. | Multi layered felt, member formed of same, and method of manufacturing same |
| JP2008198297A (ja) * | 2007-02-14 | 2008-08-28 | System Fabrication Technologies Inc | 半導体記憶装置 |
-
1984
- 1984-08-20 JP JP59172743A patent/JPS6150296A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160096A (ja) * | 1986-12-22 | 1988-07-02 | Nec Corp | 半導体メモリ回路 |
| JPS63311551A (ja) * | 1987-06-15 | 1988-12-20 | Fujitsu Ltd | メモリ初期化方式 |
| JPH02116161A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体メモリ |
| US5285240A (en) * | 1991-05-20 | 1994-02-08 | Sharp Kabushiki Kaisha | Image forming machine comprising three separable frames with opening/closing mechanisms between each frame |
| US6156681A (en) * | 1996-01-16 | 2000-12-05 | Daikin Industries, Ltd. | Multi layered felt, member formed of same, and method of manufacturing same |
| JP2008198297A (ja) * | 2007-02-14 | 2008-08-28 | System Fabrication Technologies Inc | 半導体記憶装置 |
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