JPS63160096A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ回路に関し、特に大量のデータ内
容を一挙にクリアする機能を必要とする画像信号などの
高速メモリシステム等で使用する半導体メモリ回路に関
する。

〔従来の技術〕

従来、この種の半導体メモリ回路は、メモリセルアレイ
のワード線１ライン上のメモリセルのデータを１回のサ
イクルでクリアするのが高々であった。

例えば、６４ＫＸ４ビツト構成のＲＡＭポートおよび２
５６Ｘ４ビツト構成のシリアルポーＩ・を有するグラフ
ィック画像システム用のデュアルポートメモリ回路で、
ＲＡＭポートの１ワード線Ｊ二の４ビット各２５６個、
計１０２４個のメモリセルを同時にするものがある６　
（アイニスニスシーシー・ダイジェスト・オブ・テクニ
カル・ヘーハーズ（ｌ５ＳＣＣ０ＩＧＥＳＴ　ＯＦ　Ｔ
ＥＣＩＩＮＩＣＡＬ　ＰＡＰＥＲＳ＞、４８〜４９頁、
　Ｆｅｂｒｕａｒｙ、１９１１６）。

〔発明が解決しようとする問題点〕

上述した従来の半導体メモリ回路は、１回のサイクルで
高々ワード線１ライン上のメモリセルのデータをクリア
する構成となっているので、このような半導体メモリ回
路ではＣＡＤ／ＣＡＭワークステーションの高位機種な
どではクリア速度が不足になってきている。また、グラ
フィック表示システムで求められる高頻度アクセスに対
しては専用メモリとしてデュアルポート化が行なわれ、
高速シリアル動作をダイナミックＲＡＭに結びっける形
で要求を満たしてきた。このうち、大画面、高解像度の
システムではある画面から次の画面に切り換えるとき全
画面クリアを必要とする場合には、メモリセルの内容を
すべて一度にクリアできるのが理想的であるが、従来の
半導体メモリ回路では高々１ラインのクリアであり、時
間ががかる過ぎるという欠点がある。

また、高頻度アクセスと共に様々な画面操作がシステム
ニーズとしてあられれてきている。マルチスクリーン、
パターニングなどが例として挙げられ、ある程度範囲を
操作でき、かつ高速なりリア動作がこの場合求められる
。従来の半導体メモリ回路はまだこの要求を満していな
い。

本発明の目的は、大量のデータを高速でクリアすること
ができ、各種システムニーズに対応できる半導体メモリ
回路を提供することにある。

〔問題点を解決するための手段〕

本発明の半導体メモリ回路は、通常の書込み読出しサイ
クルとは異なる特定のタイミング関係をもつ行系制御信
号１列系制御信号及び書込制御信号を含む基本クロック
信号を入力してマルチラインクリア信号を出力するマル
チラインクリアモード設定部と、前記マルチラインクリ
ア信号とスタートライン信号とライン数信号とを入力し
マルチライン選択信号を出力するマルチライン選択制御
部と、前記通常の書込み読出しサイクルには行アドレス
信号に従って所定のワード線を選択しマルチライン選択
信号が入力されたときはこのマルチライン選択信号に従
って複数本づつのワード線を順次選択する行デコーダと
、前記通常の書込み読出しサイクルには列アドレス信号
に従って所定のディジット線を選択しデータバスへ接続
してデータを伝達し前記マルチラインクリア信号が入力
されたときには全ディジット線を選択し前記データバス
へ接続してクリアデータを伝達する列デコーダと、前記
各ワード線及びディジット線の交差部にそれぞれメモリ
セルを備え前記選択されたワード線及びディジット線の
交差部のメモリセルに対してデータの書込み読出しをす
るメモリセルアレイとを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。

行系制御信号ＲＡＳ、列系制御信号ＣＡＳ及び書込制御
信号１下を含む基本クロック信号ＣＫが通常の書込み読
出しサイクルであるときには、タイミング信号発生回路
１０から出力されるタイミング信号により、アドレス信
号ＡＤの行アドレスＡ　Ｄ　Ｒに従って、行アドレスイ
ンバータ１及び行デコーダ２により所定のワード線３が
選択され、アドレス信号ＡＤの列アドレスＡ　Ｄ　ｃに
従って、列アドレスインバータ５及び列デコーダ６によ
り所定のディジット線７が選択されてＩ１０スイッチ・
データバス８のデータバスに接続される。そしてデータ
ＤＴが、データバッファ回路９．１／Ｑ４及イツチ・デ
ータバス８及び列デコーダ６を経てメモリセルアレイ４
の選択されたワード線３及びディジット線７の交差部の
メモリセルに書込まれ、或はこのメモリセルから読出さ
れる。

通常の書込み読出しサイクルとは異なる特定のタイミン
グ関係をもつ行系制御信号ＲＡＳ、列系クロック信号Ｃ
Ｋが入力されたときは、まず、マルチラインクリアモー
ド設定部１１によりこの基本クロック信号ＣＫがマルチ
ラインクリアモードであることを判別しマルチラインク
リア信号Ｍ　ＬＳを出力する。

次に、マルチライン選択制御部１２は、マルチラインク
リア信号ＭＬＳと、アドレス信号ＡＤによるスタートラ
イン信号ＡＤＳと、アドレス信号ＡＤによるライン数信
号ＬＮとを入力し、マルチライン選択信号を出力する。

行デコーダ２は、このマルチライン選択信号に従って、
ライン数信号ＬＮが指定する本数づつのワード線３をス
タートライン信号Ａ　Ｄ　ｓのワード線３から順次選択
する。一方、列デコーダ６は、マルチラインクリア信号
ＭＬＳに従って全ディジット線７を選択してＩ１０スイ
ッチ・データバス８のデータバスに接続しデータバッフ
ァ回路９から入力されるクリアデータＤ　Ｔ　ｃと選択
されたワード線３．ディジット線７の交差部のメモリセ
ルへ伝達しこれらメモリセルのデータがクリアされる。

従って、ライン数信号ＬＮが指定する本数づつのワード
線３に接続されているメモリセル全部のデータが一度に
クリアされ、大量のデータを高速にクリアすることがで
きる。

なお、ライン数信号ＬＮの入力は、アドレス信号ＡＤに
よらないで、データＤＴ信号によって入力することもで
きる。

第２図はライン数信号ＬＮをデータＤＴ信号により入力
したときの各部信号の波形図である。

通常の書込み読出しサイクルにおいては、行系制御信号
τＴ’Ｊが活性化してから列系制御信号てＡＳ等が活性
化するが、マルチラインクリアモードでは逆のタイミン
グ関係になっている。

〔発明の効果〕

以上説明したように本発明は、スタートライン信号によ
り指定されたワード線から、ライン数信号により指定さ
れた本数づつのワード線を順次選択しこれらワード線に
接続されたすべてのメモリセルのデータ内容をクリアす
る構成とすることにより、大量のデータを高速にクリア
することができ、各種システムニーズ、特に画面データ
操作等に即応したデータクリアを行うことができる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はライ
ン数信号をデータ信号により入力したときの各部信号の
波形図である。 １・・・行アドレスインバータ、２・・・行デコーダ、
３・・・ワード線、４・・・メモリセルアレイ、５・・
・列ア“ドレスインバータ、６・・・列デコーダ、７・
・・ディジット線、８・・・Ｉ１０スイッチ・データバ
ス、９・・・データバッファ回路、１０・・・タイミン
グ信号発生回路、１１・・・マルチラインクリアモード
設定部、１２・・・マルチライン選択制御部。

Claims (1)

【特許請求の範囲】
1. 通常の書込み読出しサイクルとは異なる特定のタイミン
   グ関係をもつ行系制御信号、列系制御信号及び書込制御
   信号を含む基本クロック信号を入力してマルチラインク
   リア信号を出力するマルチラインクリアモード設定部と
   、前記マルチラインクリア信号とスタートライン信号と
   ライン数信号とを入力しマルチライン選択信号を出力す
   るマルチライン選択制御部と、前記通常の書込み読出し
   サイクルには行アドレス信号に従って所定のワード線を
   選択しマルチライン選択信号が入力されたときはこのマ
   ルチライン選択信号に従って複数本づつのワード線を順
   次選択する行デコーダと、前記通常の書込み読出しサイ
   クルには列アドレス信号に従って所定のディジット線を
   選択しデータバスへ接続してデータを伝達し前記マルチ
   ラインクリア信号が入力されたときには全ディジット線
   を選択し前記データバスへ接続してクリアデータを伝達
   する列デコーダと、前記各ワード線及びディジット線の
   交差部にそれぞれメモリセルを備え前記選択されたワー
   ド線及びディジット線の交差部のメモリセルに対してデ
   ータの書込み読出しをするメモリセルアレイとを有する
   ことを特徴とする半導体メモリ回路。