JPS6150352B2 - - Google Patents
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- Publication number
- JPS6150352B2 JPS6150352B2 JP56131483A JP13148381A JPS6150352B2 JP S6150352 B2 JPS6150352 B2 JP S6150352B2 JP 56131483 A JP56131483 A JP 56131483A JP 13148381 A JP13148381 A JP 13148381A JP S6150352 B2 JPS6150352 B2 JP S6150352B2
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- JP
- Japan
- Prior art keywords
- input
- signal
- input circuit
- insg
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Input From Keyboards Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置のデイジタル入力回路
における入力フイルタ部、入力ゲート部および絶
縁部等の入力回路の動作確認方式に関する。
における入力フイルタ部、入力ゲート部および絶
縁部等の入力回路の動作確認方式に関する。
一般に、情報処理装置では、装置の外部からの
入力信号を入力回路部を介して中央処理装置に取
込み、中央処理装置にて所定の論理演算を行な
い、該演算結果を出力部へ出力するという動作を
行なつている。従つて、入力信号が誤まる（誤動
作，誤不動作）と、正しい演算処理結果が得られ
ず、誤まつた信号が出力されることにもなるの
で、これらの動作が正常であることを随時確認で
きることが望ましい。
入力信号を入力回路部を介して中央処理装置に取
込み、中央処理装置にて所定の論理演算を行な
い、該演算結果を出力部へ出力するという動作を
行なつている。従つて、入力信号が誤まる（誤動
作，誤不動作）と、正しい演算処理結果が得られ
ず、誤まつた信号が出力されることにもなるの
で、これらの動作が正常であることを随時確認で
きることが望ましい。
ところで、情報処理装置の入力回路は一般にノ
イズにさらされる機会が多く、とくに大地を帰路
とするコモンモードノイズの影響が大きい。この
ようなノイズの侵入を防止するには、入力回路と
中央処理部とのコモンモードノイズを絶縁すれば
よく、そのために絶縁機能を有し、無接点素子で
あるフオトカプラが広く採用されている。しか
し、入力回路の絶縁部および絶縁部から外部の回
路はノイズ耐量の高い部品を使用しているにも拘
らず、ノイズストレスの蓄積による部品不良の確
率が高くなる。
イズにさらされる機会が多く、とくに大地を帰路
とするコモンモードノイズの影響が大きい。この
ようなノイズの侵入を防止するには、入力回路と
中央処理部とのコモンモードノイズを絶縁すれば
よく、そのために絶縁機能を有し、無接点素子で
あるフオトカプラが広く採用されている。しか
し、入力回路の絶縁部および絶縁部から外部の回
路はノイズ耐量の高い部品を使用しているにも拘
らず、ノイズストレスの蓄積による部品不良の確
率が高くなる。
第１図はこのようなデイジタル入力回路の従来
例を示す回路図で、Ｎ（×ｍ）個の信号を入力
するのに＋ｍ個のフオトカプラを使用した共通
絶縁形のデイジタル入力回路である。
例を示す回路図で、Ｎ（×ｍ）個の信号を入力
するのに＋ｍ個のフオトカプラを使用した共通
絶縁形のデイジタル入力回路である。
同図において、RS00〜RS13は電流制限用抵
抗、BD00〜BD13およびBS00〜BS13はゲート作用
をするダイオードで、ダイオードBD00〜BD13に
よつて入力信号の供給ルートを、またBS00〜
BS13によつて側路ルートを形成する。R01〜R31，
R02〜R32は抵抗、C0〜C3はコンデンサで、これ
らによつてそれぞれフイルタF0〜F3が形成され
ている。PHD0〜PHD3は端子D0〜D3を介して中
央処理装置のデータバスへ信号を伝達するための
フオトカプラである。また、VE24，VE0および
VP0は入力回路用電源、DB0〜DB3はデータバ
ス、PHS0，PHS1は入力線L00〜L03，L10〜L13上
の入力信号群INSG0，INSG1を選択するためのフ
オトカプラ、S0，S1は信号群選択用パルス、I00
〜I13およびI10〜I13は入力接点、DI00〜DI03，DI10
〜DI13は入力端子である。
抗、BD00〜BD13およびBS00〜BS13はゲート作用
をするダイオードで、ダイオードBD00〜BD13に
よつて入力信号の供給ルートを、またBS00〜
BS13によつて側路ルートを形成する。R01〜R31，
R02〜R32は抵抗、C0〜C3はコンデンサで、これ
らによつてそれぞれフイルタF0〜F3が形成され
ている。PHD0〜PHD3は端子D0〜D3を介して中
央処理装置のデータバスへ信号を伝達するための
フオトカプラである。また、VE24，VE0および
VP0は入力回路用電源、DB0〜DB3はデータバ
ス、PHS0，PHS1は入力線L00〜L03，L10〜L13上
の入力信号群INSG0，INSG1を選択するためのフ
オトカプラ、S0，S1は信号群選択用パルス、I00
〜I13およびI10〜I13は入力接点、DI00〜DI03，DI10
〜DI13は入力端子である。
同図において、信号群INSG0，INSG1の非選択
時は、信号群選択用パルスS0，S1はともに“１”
で、したがつてフオトカプラPHS0，PHS1はとも
にオン状態にある。このため、入力信号接点I00
〜I13が閉じても、該信号電流はRS〜→BS〜→
PHS〜→VE〜へ流れてデータバスDB〜、フオト
カプラPHD〜側へは流れない。一方、信号読取
時には図示されない中央処理装置によつて信号群
選択用パルスS0またはS1が“０”にされるので、
フオトカプラPHS0またはPHS1のいずれかゞオフ
状態となり、入力信号はRS〜→BD〜→DB〜→
F〜→PHD〜→VE0へ流れ、端子D0〜D3に信号が
現われる。
時は、信号群選択用パルスS0，S1はともに“１”
で、したがつてフオトカプラPHS0，PHS1はとも
にオン状態にある。このため、入力信号接点I00
〜I13が閉じても、該信号電流はRS〜→BS〜→
PHS〜→VE〜へ流れてデータバスDB〜、フオト
カプラPHD〜側へは流れない。一方、信号読取
時には図示されない中央処理装置によつて信号群
選択用パルスS0またはS1が“０”にされるので、
フオトカプラPHS0またはPHS1のいずれかゞオフ
状態となり、入力信号はRS〜→BD〜→DB〜→
F〜→PHD〜→VE0へ流れ、端子D0〜D3に信号が
現われる。
このように構成される入力回路の動作チエツク
または不良部品の検出等は従来から余り行われて
おらず、わずかにトラブルが発生した際等に人手
と時間をかけてその原因を究明するという原始的
な方法に頼つているのが現状である。
または不良部品の検出等は従来から余り行われて
おらず、わずかにトラブルが発生した際等に人手
と時間をかけてその原因を究明するという原始的
な方法に頼つているのが現状である。
本発明は上記に鑑みなされたもので、この種の
入力回路の動作確認または不良部品の検出等を簡
単な手段によつて効率よく行ないうるようにする
ことを目的とする。
入力回路の動作確認または不良部品の検出等を簡
単な手段によつて効率よく行ないうるようにする
ことを目的とする。
上記の目的は、本発明によれば、デイジタル入
力回路の入力線群に対応した数の試験用擬似信号
供給手段と、入力信号用電源のオン，オフ制御手
段とを設け、該制御手段にて電源をオフにした状
態で各入力線群を順次選択して試験用擬似信号を
与え、該信号を処理装置にて受信，処理すること
により入力回路の動作チエツクまたは不良部品の
検出等を行ない得るようにして達成される。
力回路の入力線群に対応した数の試験用擬似信号
供給手段と、入力信号用電源のオン，オフ制御手
段とを設け、該制御手段にて電源をオフにした状
態で各入力線群を順次選択して試験用擬似信号を
与え、該信号を処理装置にて受信，処理すること
により入力回路の動作チエツクまたは不良部品の
検出等を行ない得るようにして達成される。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第２図は本発明の実施例を示す回路構成図であ
る。
る。
第２図からも明らかなように、本発明の回路は
第１図の従来回路とはフオトカプラPHHT0，
PHHT1および廻り込み防止用ダイオードBHT00
〜BHT03，BHT10〜BHT13からなる試験用擬似信
号発生部および入力接点用電源VE24をオン，オ
フするフオトカプラPHPを設けた点において異
なつている。擬似信号発生部PHHT1，PHHT1は
それぞれ入力信号群INSG0，INSG1に対応して設
けられ、テスト（試験）用パルスHT0またはHT1
の印加によつて、いずれかの群に試験用擬似信号
が与えられる。また、フオトカプラPHPは入力
信号群INSG0，INSG1に対して共通に設けられ、
電源開閉用信号Ｐによつて入力接点用電源VE24
のオン，オフを行なう。
第１図の従来回路とはフオトカプラPHHT0，
PHHT1および廻り込み防止用ダイオードBHT00
〜BHT03，BHT10〜BHT13からなる試験用擬似信
号発生部および入力接点用電源VE24をオン，オ
フするフオトカプラPHPを設けた点において異
なつている。擬似信号発生部PHHT1，PHHT1は
それぞれ入力信号群INSG0，INSG1に対応して設
けられ、テスト（試験）用パルスHT0またはHT1
の印加によつて、いずれかの群に試験用擬似信号
が与えられる。また、フオトカプラPHPは入力
信号群INSG0，INSG1に対して共通に設けられ、
電源開閉用信号Ｐによつて入力接点用電源VE24
のオン，オフを行なう。
以下、入力回路における動作確認および不良部
品検出の方法について説明する。
品検出の方法について説明する。
１ まず、電源開閉用信号Ｐによつて入力接点用
電源VE24をオフとし、試験信号HT0，HT1を
“１”にしてフオトカプラPHHT0，PHHT1を
オンとし、信号選択用パルスS0，S1を“０”に
してフオトカプラPHS0（PHS1をオフにする。
つまり、入力信号群INSG0，INSG1に属する電
流制限抵抗RS〜，ゲート用ダイオードBD〜，
フイルタF〜およびフオトカプラPHD〜を含む
径路に擬似信号を印加して端子D0〜D3が
“０”から“１”になるか否かを確認する。次
いで、試験信号HT0，HT1を“０”にして擬似
信号を落すことにより、端子D0〜D3が“１”
から“０”になることを確認する。すなわち、
テスト信号HT0，HT1の“０”から“１”また
は“１”から“０”への変化による端子D0〜
D3の変化の状態を調べることによつて、入力
回路が正しく動作しているか否かのチエツクが
可能になるとともに、回路内の各素子の不良
（RS〜，R01〜R32，BD〜のオープン状態等）
を検出することが可能となる。なお、この場
合、テスト信号HT0，HT1が“１”となつてか
ら端子D0〜D3の出力が“１”になる迄の時間
を計測することによつて、ノイズフイルタＦ〜
の不良、特にコンデンサＣ〜の不良、またはフ
オトカプラPHD〜の動作遅延不良を検出する
ことができる。
電源VE24をオフとし、試験信号HT0，HT1を
“１”にしてフオトカプラPHHT0，PHHT1を
オンとし、信号選択用パルスS0，S1を“０”に
してフオトカプラPHS0（PHS1をオフにする。
つまり、入力信号群INSG0，INSG1に属する電
流制限抵抗RS〜，ゲート用ダイオードBD〜，
フイルタF〜およびフオトカプラPHD〜を含む
径路に擬似信号を印加して端子D0〜D3が
“０”から“１”になるか否かを確認する。次
いで、試験信号HT0，HT1を“０”にして擬似
信号を落すことにより、端子D0〜D3が“１”
から“０”になることを確認する。すなわち、
テスト信号HT0，HT1の“０”から“１”また
は“１”から“０”への変化による端子D0〜
D3の変化の状態を調べることによつて、入力
回路が正しく動作しているか否かのチエツクが
可能になるとともに、回路内の各素子の不良
（RS〜，R01〜R32，BD〜のオープン状態等）
を検出することが可能となる。なお、この場
合、テスト信号HT0，HT1が“１”となつてか
ら端子D0〜D3の出力が“１”になる迄の時間
を計測することによつて、ノイズフイルタＦ〜
の不良、特にコンデンサＣ〜の不良、またはフ
オトカプラPHD〜の動作遅延不良を検出する
ことができる。
２ ダイオードBD〜の不良にはオープンとシヨ
ートの２通りのモードがあり、オープンによる
不良は上記１）項のチエツクによつて検出可能
であるが、シヨートの場合は１）項では検出す
ることができないので、次のようにする。
ートの２通りのモードがあり、オープンによる
不良は上記１）項のチエツクによつて検出可能
であるが、シヨートの場合は１）項では検出す
ることができないので、次のようにする。
いま、例えば入力信号群INSG0，INSG1側の
ダイオードBD00〜BD13BD10〜BD13のいずれ
かゞシヨートしているものとする。ここで、入
力信号群INSG0，INSG1側のフオトカプラ
PHS0，PHS1をオンにするとともに、テスト信
号HT1（HT0）を“１”とし、フオトカプラ
PHS1，PHS0およびPHHT0，PHHT1をともに
オフにする。これによつて、入力信号群
INSG1，INSG0側の回路に擬似信号が流れるこ
とになるから、ダイオードBD00〜BD03，BD10
〜BD13がシヨートしていなければ、上記１）
項の場合と同様にして端子D0〜D3に擬似信号
が得られることになる。しかるに、いまダイオ
ードBD00〜BD03，BD10〜BD13のいずれかがシ
ヨートしているものとしたから、信号群INSG1
（INSG0）に与えられた擬似信号が１群（０
群）の抵抗RS〜およびダイオードBD〜を介し
て０群（１群）のダイオードBD〜，BS〜に廻
り込むことになるため、端子D0〜D3のいずれ
かが“０”のままとなり、これによつてダイオ
ードBD00〜BD03，BD10〜BD13のいずれかがシ
ヨートしていることがわかる。
ダイオードBD00〜BD13BD10〜BD13のいずれ
かゞシヨートしているものとする。ここで、入
力信号群INSG0，INSG1側のフオトカプラ
PHS0，PHS1をオンにするとともに、テスト信
号HT1（HT0）を“１”とし、フオトカプラ
PHS1，PHS0およびPHHT0，PHHT1をともに
オフにする。これによつて、入力信号群
INSG1，INSG0側の回路に擬似信号が流れるこ
とになるから、ダイオードBD00〜BD03，BD10
〜BD13がシヨートしていなければ、上記１）
項の場合と同様にして端子D0〜D3に擬似信号
が得られることになる。しかるに、いまダイオ
ードBD00〜BD03，BD10〜BD13のいずれかがシ
ヨートしているものとしたから、信号群INSG1
（INSG0）に与えられた擬似信号が１群（０
群）の抵抗RS〜およびダイオードBD〜を介し
て０群（１群）のダイオードBD〜，BS〜に廻
り込むことになるため、端子D0〜D3のいずれ
かが“０”のままとなり、これによつてダイオ
ードBD00〜BD03，BD10〜BD13のいずれかがシ
ヨートしていることがわかる。
なお、端子D0〜D3にその都度現われる信号は
図示されないデータバスを介して中央処理装置に
与えられ、該処理装置によつて所定の判断がなさ
れるものである。以上のように、本発明によれ
ば、安価な部品を使用した簡単なテスト回路を入
力回路部へ追加すること、および模擬入力信号の
状態を検知してテスト結果を判断する機能を中央
処理装置側に追加することにより、入力回路部の
オン，オフ動作の確認と部品不良の検出を容易
に、かつ確実に行なうことが可能である。中央処
理装置側の機能動作は、一般にはソフトウエアに
よつて処理されており、本発明を実現する追加機
能もソフトウエアによつて処理することができる
ので、特別なハードウエアの追加は不要である。
図示されないデータバスを介して中央処理装置に
与えられ、該処理装置によつて所定の判断がなさ
れるものである。以上のように、本発明によれ
ば、安価な部品を使用した簡単なテスト回路を入
力回路部へ追加すること、および模擬入力信号の
状態を検知してテスト結果を判断する機能を中央
処理装置側に追加することにより、入力回路部の
オン，オフ動作の確認と部品不良の検出を容易
に、かつ確実に行なうことが可能である。中央処
理装置側の機能動作は、一般にはソフトウエアに
よつて処理されており、本発明を実現する追加機
能もソフトウエアによつて処理することができる
ので、特別なハードウエアの追加は不要である。
なお、上記実施例では入力信号線数を４本と
し、これを２群設けるようにしたが、この数に限
られるものでなく、また擬似信号発生手段および
電源切替手段等も入力回路外（外部の試験器等）
に設けるようにすることができる。
し、これを２群設けるようにしたが、この数に限
られるものでなく、また擬似信号発生手段および
電源切替手段等も入力回路外（外部の試験器等）
に設けるようにすることができる。
第１図はデイジタル入力回路の従来例を示す回
路図、第２図は本発明の実施例を示す回路図であ
る。 符号説明、VE24，VE0，VP0……入力回路用電
源、INSG0，INSG1……入力信号群、I00〜I13……
入力信号接点、L00〜L13……入力信号線、RS00〜
RS13，R01〜R31，R02〜R32……抵抗、BD00〜
BD13，BS00〜BS03，BHT00〜BHT03……ダイオ
ード、C0〜C3……コンデンサ、F0〜F3……ノイ
ズフイルタ、D0〜D3，DI00〜DI13……端子、DB0
〜DB3……データバス、PHP，PHHT0，
PHHT1，PHS0，SHS1，PHD0〜PHD3……フオト
カプラ。
路図、第２図は本発明の実施例を示す回路図であ
る。 符号説明、VE24，VE0，VP0……入力回路用電
源、INSG0，INSG1……入力信号群、I00〜I13……
入力信号接点、L00〜L13……入力信号線、RS00〜
RS13，R01〜R31，R02〜R32……抵抗、BD00〜
BD13，BS00〜BS03，BHT00〜BHT03……ダイオ
ード、C0〜C3……コンデンサ、F0〜F3……ノイ
ズフイルタ、D0〜D3，DI00〜DI13……端子、DB0
〜DB3……データバス、PHP，PHHT0，
PHHT1，PHS0，SHS1，PHD0〜PHD3……フオト
カプラ。
Claims (1)
- １ 入力信号接点を含み、所定本数ずつに群分け
された入力線群を共通線に対して複数群並列に接
続し、入力接点用電源の供給と処理装置からの入
力線群選択信号とを受けて前記接点信号を共通線
を介して群毎に処理装置へ供給するようにしたデ
イジタル入力回路において、入力接点用電源のオ
ン，オフ切替手段と、前記入力線群毎に試験用擬
似信号を供給する擬似信号供給手段とを設け、前
記切替手段にて入力接点用電源をオフにした状態
で各入力線群を順次選択して試験用擬似信号を流
すことにより、入力回路の動作チエツクまたは不
良部品の検出を可能ならしめたことを特徴とする
デイジタル入力回路の動作確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131483A JPS5833741A (ja) | 1981-08-24 | 1981-08-24 | デイジタル入力回路の動作確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131483A JPS5833741A (ja) | 1981-08-24 | 1981-08-24 | デイジタル入力回路の動作確認方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833741A JPS5833741A (ja) | 1983-02-28 |
| JPS6150352B2 true JPS6150352B2 (ja) | 1986-11-04 |
Family
ID=15059029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131483A Granted JPS5833741A (ja) | 1981-08-24 | 1981-08-24 | デイジタル入力回路の動作確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833741A (ja) |
-
1981
- 1981-08-24 JP JP56131483A patent/JPS5833741A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5833741A (ja) | 1983-02-28 |
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