JPS6150351B2 - - Google Patents
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- Publication number
- JPS6150351B2 JPS6150351B2 JP56131482A JP13148281A JPS6150351B2 JP S6150351 B2 JPS6150351 B2 JP S6150351B2 JP 56131482 A JP56131482 A JP 56131482A JP 13148281 A JP13148281 A JP 13148281A JP S6150351 B2 JPS6150351 B2 JP S6150351B2
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- JP
- Japan
- Prior art keywords
- input
- signal
- contact
- circuit
- pseudo signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置の入力回路において、入
力信号間の混触を検出する混触検出方式に関す
る。
力信号間の混触を検出する混触検出方式に関す
る。
一般に、情報処理装置では装置の外部からの入
力信号を入力回路部を介して中央処理装置に取込
み、中央処理装置にて所定の論理演算を行ない、
演算結果を出力部へ出力するという動作を行なつ
ている。この場合、入力信号は１つの入力接点と
対応しており、したがつて入力信号間の混触が生
ずると、入力接点の動作と中央処理装置側で取込
んだ入力信号とが対応しなくなる。この現象は入
力信号が誤まつたことと見掛上同じであり、演算
処理の結果も誤まることになる。
力信号を入力回路部を介して中央処理装置に取込
み、中央処理装置にて所定の論理演算を行ない、
演算結果を出力部へ出力するという動作を行なつ
ている。この場合、入力信号は１つの入力接点と
対応しており、したがつて入力信号間の混触が生
ずると、入力接点の動作と中央処理装置側で取込
んだ入力信号とが対応しなくなる。この現象は入
力信号が誤まつたことと見掛上同じであり、演算
処理の結果も誤まることになる。
このような、混触は初期の配線時のミスによる
ものが殆んどであるが、絶縁劣化等による混触の
発生の恐れも多いので、その接続状態が随時確認
されることが望ましい。
ものが殆んどであるが、絶縁劣化等による混触の
発生の恐れも多いので、その接続状態が随時確認
されることが望ましい。
第１図はかかる入力回路の従来例を示す回路図
で、Ｎ（ｌ×ｍ）個の入力信号を入力するのにＩ
＋ｍ個のフオトカプラを使用した共通絶縁形のデ
イジタル入力回路である。
で、Ｎ（ｌ×ｍ）個の入力信号を入力するのにＩ
＋ｍ個のフオトカプラを使用した共通絶縁形のデ
イジタル入力回路である。
同図において、RS00〜RS13は電流制限用抵
抗、BD00〜BD13およびBS00〜BS13はゲート作用
をするダイオードで、ダイオードBD00〜BD13に
よつて入力信号の供給ルートを、またBS00〜
BS13によつて入力信号側路ルートを形成する。
R01〜R31，R02〜R32は抵抗、C0〜C3はコンデン
サで、これらによつてそれぞれフイルタF0〜F3
が形成されている。PHD0〜PHD3は端子D0〜D3
を介して中央処理装置のデータバスへ信号を伝達
するためのフオトカプラである。また、VE24，
VE0およびVP0は入力回路用電源、DB0〜DB3は
データバスPHS0，PHS1は入力線L00〜L03，L10〜
L13上の入力信号群INSGO，INSGIを選択するた
めのフオトカプラ、S0，S1は信号群選択用パル
ス、I00〜I03およびI10〜I13は入力接点、DI00〜
DI03，DI10〜D13は入力端子である。
抗、BD00〜BD13およびBS00〜BS13はゲート作用
をするダイオードで、ダイオードBD00〜BD13に
よつて入力信号の供給ルートを、またBS00〜
BS13によつて入力信号側路ルートを形成する。
R01〜R31，R02〜R32は抵抗、C0〜C3はコンデン
サで、これらによつてそれぞれフイルタF0〜F3
が形成されている。PHD0〜PHD3は端子D0〜D3
を介して中央処理装置のデータバスへ信号を伝達
するためのフオトカプラである。また、VE24，
VE0およびVP0は入力回路用電源、DB0〜DB3は
データバスPHS0，PHS1は入力線L00〜L03，L10〜
L13上の入力信号群INSGO，INSGIを選択するた
めのフオトカプラ、S0，S1は信号群選択用パル
ス、I00〜I03およびI10〜I13は入力接点、DI00〜
DI03，DI10〜D13は入力端子である。
同図において、信号群INSG0，INSG1の非選択
時は、信号群選択用パルスS0，S1はともに“１”
で、したがつてフオトカプラPHS0，PHS1はとも
にオン状態にある。このため、入力信号接点I00
〜I13が閉じても、該信号電流はRS〜→BS〜→
PHS〜→VE〜へ流れてデータバスDB〜、フオト
カプラPHP〜側へは流れない。一方、信号読取
時には図示されない中央処理装置によつて信号群
選択用パルスS0またはS1が“０”にされるので、
フオトカプラPHS0またはPHS1のいずれかがオフ
状態となり、入力信号はRS〜→BD〜→DB〜→
F〜→PHD〜→VE0へ流れ、端子D0〜D3に信号が
現われる。
時は、信号群選択用パルスS0，S1はともに“１”
で、したがつてフオトカプラPHS0，PHS1はとも
にオン状態にある。このため、入力信号接点I00
〜I13が閉じても、該信号電流はRS〜→BS〜→
PHS〜→VE〜へ流れてデータバスDB〜、フオト
カプラPHP〜側へは流れない。一方、信号読取
時には図示されない中央処理装置によつて信号群
選択用パルスS0またはS1が“０”にされるので、
フオトカプラPHS0またはPHS1のいずれかがオフ
状態となり、入力信号はRS〜→BD〜→DB〜→
F〜→PHD〜→VE0へ流れ、端子D0〜D3に信号が
現われる。
ここで、同図の点線ＡまたはＢで示されるよう
に同一群内（端子DI00とDI01との間）または群間
にまたがつて（端子DI00とDI10との間）混触が生
じているものとする。この場合、従来は入力接点
I00〜I13を１接点ずつ順次オンさせるか、あるい
は端子DI00〜DI13の１ポイント毎に模擬信号を順
次印加して、オンにした入力信号ライン以外に信
号が無いことを端子D0〜D3を介して検出する方
法が採られている。この方法によると、Ｎ個の入
力信号ラインをチエツクするのにＮ回のテスト入
力の印加とN2個の信号のチエツクとが必要であ
る。
に同一群内（端子DI00とDI01との間）または群間
にまたがつて（端子DI00とDI10との間）混触が生
じているものとする。この場合、従来は入力接点
I00〜I13を１接点ずつ順次オンさせるか、あるい
は端子DI00〜DI13の１ポイント毎に模擬信号を順
次印加して、オンにした入力信号ライン以外に信
号が無いことを端子D0〜D3を介して検出する方
法が採られている。この方法によると、Ｎ個の入
力信号ラインをチエツクするのにＮ回のテスト入
力の印加とN2個の信号のチエツクとが必要であ
る。
また、混触の発生は上述したように初期時以外
にも発生するので、任意のタイミングでテストで
きるようにするのが望ましい。
にも発生するので、任意のタイミングでテストで
きるようにするのが望ましい。
本発明は上記に鑑みなされたもので、信号印加
回数およびチエツク回数をより少なくするととも
に、任意のタイミングで検出が可能な混触検出方
式を提供することを目的とするものである。
回数およびチエツク回数をより少なくするととも
に、任意のタイミングで検出が可能な混触検出方
式を提供することを目的とするものである。
上記の目的は、この発明によれば、デイジタル
入力回路に該回路用電源のオン，オフ切替手段
と、入力線群毎に試験用擬似信号を供給する第１
の擬似信号供給手段と、群内の各１本の入力線に
それぞれ試験用擬似信号を供給する第２の擬似信
号供給手段とを設け、前記切替手段にて前記電源
をオフにした状態で入力線群選択信号と前記第１
または第２の試験用擬似信号とを組み合わせて与
えることにより入力線間の混触を検出しうるよう
にして達成される。
入力回路に該回路用電源のオン，オフ切替手段
と、入力線群毎に試験用擬似信号を供給する第１
の擬似信号供給手段と、群内の各１本の入力線に
それぞれ試験用擬似信号を供給する第２の擬似信
号供給手段とを設け、前記切替手段にて前記電源
をオフにした状態で入力線群選択信号と前記第１
または第２の試験用擬似信号とを組み合わせて与
えることにより入力線間の混触を検出しうるよう
にして達成される。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第２図は本発明の実施例を示す回路図である。
第２図からも明らかなように、本発明の回路は
第１図の従来回路とは入力回路用電源VE24のオ
ン，オフを行なうフオトカプラPHP、各入力信
号線群毎に試験用擬似信号を印加するフオトカプ
ラPHHT0，PHHT1および群内の入力線の各１本
ずつにそれぞれ試験用擬似信号を発生するフオト
カプラPHVT0〜PHVT3を設けた点において異な
つている。また、VT0〜VT3は各入力信号線の０
〜３番目（L00〜L03，L10〜L13）に並列に模擬入
力信号を印加するために与えられるテスト（試
験）信号、HT0〜HT3は各入力線群毎に模擬入力
信号を印加するために与えられるテスト（試験）
信号、BVT00〜BVT13，BHT00〜BHT13は廻り込
み防止用のダイオードで、通常時の動作は第１図
の場合と全く同様である。
第１図の従来回路とは入力回路用電源VE24のオ
ン，オフを行なうフオトカプラPHP、各入力信
号線群毎に試験用擬似信号を印加するフオトカプ
ラPHHT0，PHHT1および群内の入力線の各１本
ずつにそれぞれ試験用擬似信号を発生するフオト
カプラPHVT0〜PHVT3を設けた点において異な
つている。また、VT0〜VT3は各入力信号線の０
〜３番目（L00〜L03，L10〜L13）に並列に模擬入
力信号を印加するために与えられるテスト（試
験）信号、HT0〜HT3は各入力線群毎に模擬入力
信号を印加するために与えられるテスト（試験）
信号、BVT00〜BVT13，BHT00〜BHT13は廻り込
み防止用のダイオードで、通常時の動作は第１図
の場合と全く同様である。
したがつて、第１図について説明したと同様に
端子DI00とDI01（点線Ａ参照）または端子DI00と
DI10（点線Ｂ参照）において混触が生じている場
合の混触検出動作について、以下に説明する。
端子DI00とDI01（点線Ａ参照）または端子DI00と
DI10（点線Ｂ参照）において混触が生じている場
合の混触検出動作について、以下に説明する。
まず、電源投入用フオトカプラPHP、群選択
用フオトカプラPHS0，PHS1、群対応の模擬信号
印加用フオトカプラPHHT0、PHHT1をすべてオ
フにした状態で入力線対応の模擬信号印加用フオ
トカプラPHVT0〜PHVT3を順次１つずつオンに
して端子D0〜D3の出力を読取る。混触が生じて
いなければ、フオトカプラPHVT0がオンしたと
き対応する端子D0〜D3の所定の端子D0のみが
“１”で、その他の端子は“０”となるが、ここ
では端子DI00とDI01との間で混触が生じているの
で、端子D0だけでなく端子D1も“１”となる。
また、フオトカプラPHVT1がオンになつたとき
も同様にして、端子D1のみが“１”であるべき
ところ、端子D0も“１”となる。しかし、この
ままでは混触が群内だけで生じているものか、あ
るいは群間にまたがつているものであるかの区別
ができないので、さらに次のようにする。
用フオトカプラPHS0，PHS1、群対応の模擬信号
印加用フオトカプラPHHT0、PHHT1をすべてオ
フにした状態で入力線対応の模擬信号印加用フオ
トカプラPHVT0〜PHVT3を順次１つずつオンに
して端子D0〜D3の出力を読取る。混触が生じて
いなければ、フオトカプラPHVT0がオンしたと
き対応する端子D0〜D3の所定の端子D0のみが
“１”で、その他の端子は“０”となるが、ここ
では端子DI00とDI01との間で混触が生じているの
で、端子D0だけでなく端子D1も“１”となる。
また、フオトカプラPHVT1がオンになつたとき
も同様にして、端子D1のみが“１”であるべき
ところ、端子D0も“１”となる。しかし、この
ままでは混触が群内だけで生じているものか、あ
るいは群間にまたがつているものであるかの区別
ができないので、さらに次のようにする。
すなわち、まずフオトカプラPHP，PHVT0〜
PHVT3をオフ、PHHT0をオンとし、PHS0をオ
フ、PHS1をオンとすることにより入力線群L00〜
L03を選択して端子D0〜D3に現われる信号を監視
し、次いで上記と同様にしてフオトカプラPHS0
をオン、PHS1をオフとして端子D0〜D3に現われ
る信号を監視する。これによつて、端子DI00と
DI01のように同一入力線群L00〜L03内にのみ混触
が生じている場合は、他の群L10〜L13側から信号
が生じないことで識別が可能であり、また端子
DI00とDI10のように混触が群間にまたがる場合
は、フオトカプラPHS0，PHS1の選択の如何にか
かわらずともに出力が得られることから識別が可
能となる。
PHVT3をオフ、PHHT0をオンとし、PHS0をオ
フ、PHS1をオンとすることにより入力線群L00〜
L03を選択して端子D0〜D3に現われる信号を監視
し、次いで上記と同様にしてフオトカプラPHS0
をオン、PHS1をオフとして端子D0〜D3に現われ
る信号を監視する。これによつて、端子DI00と
DI01のように同一入力線群L00〜L03内にのみ混触
が生じている場合は、他の群L10〜L13側から信号
が生じないことで識別が可能であり、また端子
DI00とDI10のように混触が群間にまたがる場合
は、フオトカプラPHS0，PHS1の選択の如何にか
かわらずともに出力が得られることから識別が可
能となる。
さらに、フオトカプラPHHT0のかわりに
PHHT1をオンにして、フオトカプラPHS0または
PHS1を選択することによつて、入力線群L10〜
L13内にのみ生じる混触または群間にまたがる混
触を検出することができる。
PHHT1をオンにして、フオトカプラPHS0または
PHS1を選択することによつて、入力線群L10〜
L13内にのみ生じる混触または群間にまたがる混
触を検出することができる。
なお、端子D0〜D3にその都度現われる信号は
図示されないデータバスを介して中央処理装置に
与えられ、該処理装置にて所定の判断が行われる
ものである。
図示されないデータバスを介して中央処理装置に
与えられ、該処理装置にて所定の判断が行われる
ものである。
以上のように、本発明によれば、安価な部品を
使用した簡単なテスト回路を入力回路部へ追加す
ること、および模擬入力信号の状態を検知してテ
ス結果を判断する機能を中央処理装置側に追加す
ることにより、少ない試験回数で高速にかつ任意
のタイミングで随時混触の検出を行なうことが可
能となる。
使用した簡単なテスト回路を入力回路部へ追加す
ること、および模擬入力信号の状態を検知してテ
ス結果を判断する機能を中央処理装置側に追加す
ることにより、少ない試験回数で高速にかつ任意
のタイミングで随時混触の検出を行なうことが可
能となる。
中央処理装置側の機能動作は、一般にソフトウ
エアによつて処理されており、本発明を実現する
追加機能もこのソフトウエアによつて処理するこ
とができるので、特別なハードウエアの追加は不
要である。
エアによつて処理されており、本発明を実現する
追加機能もこのソフトウエアによつて処理するこ
とができるので、特別なハードウエアの追加は不
要である。
なお、上記の実施例では入力信号線数を４本と
し、これを２群設けるようにしたが、この数に限
定されるものではなく、また擬似信号発生手段
（PHHT0，PHHT1，PHVT0〜PHVT3）および電
源切替回路（PHP）等を入力回路外（外部の試
験器等）に設けることも可能である。
し、これを２群設けるようにしたが、この数に限
定されるものではなく、また擬似信号発生手段
（PHHT0，PHHT1，PHVT0〜PHVT3）および電
源切替回路（PHP）等を入力回路外（外部の試
験器等）に設けることも可能である。
第１図はデイジタル入力回路の従来例を示す回
路図、第２図は本発明の実施例を示す回路図であ
る。 符号説明、VE24，VE0，VP0……入力回路用電
源、INSG０，INSG１……入力信号群、I00〜I13
……入力信号接点、L00〜L13……入力信号線、
RS00〜RS13，R01〜R31，R02〜R32……抵抗、
BD00〜BD13，BS00〜BS03，BHT00〜BHT13，
BVT00〜BVT13……ダイオード、C0〜C3……コン
デンサ、F0〜F3……ノイズフイルタ、D0〜D3，
DI00〜DI13……端子、DB0〜DB3……データバ
ス、PHP，PHHT0，PHHT1，PHVT0〜
PHVT3、PHS0，PHD0〜PHD3……フオトカプ
ラ。
路図、第２図は本発明の実施例を示す回路図であ
る。 符号説明、VE24，VE0，VP0……入力回路用電
源、INSG０，INSG１……入力信号群、I00〜I13
……入力信号接点、L00〜L13……入力信号線、
RS00〜RS13，R01〜R31，R02〜R32……抵抗、
BD00〜BD13，BS00〜BS03，BHT00〜BHT13，
BVT00〜BVT13……ダイオード、C0〜C3……コン
デンサ、F0〜F3……ノイズフイルタ、D0〜D3，
DI00〜DI13……端子、DB0〜DB3……データバ
ス、PHP，PHHT0，PHHT1，PHVT0〜
PHVT3、PHS0，PHD0〜PHD3……フオトカプ
ラ。
Claims (1)
- １ 入力信号接点を含み、所定本数ずつに群分け
された入力線群を共通線に対して複数群並列に接
続し、入力接点用電源の供給と処理装置からの入
力線群選択信号とを受けて前記接点信号を共通線
を介して処理装置へ供給するようにしたデイジタ
ル入力回路において、入力接点用電源のオン，オ
フ切替手段と、入力線群毎に試験用擬似信号を供
給する第１の擬似信号供給手段と、群内の各１本
の入力線にそれぞれ試験用擬似信号を供給する第
２の擬似信号供給手段とを設け、前記切替手段に
て入力接点用電源をオフにした状態で、入力線群
選択信号と前記第１または第２の擬似信号供給手
段からの試験用擬似信号とを組み合わせて与える
ことにより入力回路の混触を検出しうるようにし
たことを特徴とするデイジタル入力回路における
混触検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131482A JPS5833740A (ja) | 1981-08-24 | 1981-08-24 | デイジタル入力回路における混触検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131482A JPS5833740A (ja) | 1981-08-24 | 1981-08-24 | デイジタル入力回路における混触検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833740A JPS5833740A (ja) | 1983-02-28 |
| JPS6150351B2 true JPS6150351B2 (ja) | 1986-11-04 |
Family
ID=15059004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131482A Granted JPS5833740A (ja) | 1981-08-24 | 1981-08-24 | デイジタル入力回路における混触検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007156526A (ja) * | 2005-11-30 | 2007-06-21 | Kyosan Electric Mfg Co Ltd | 接点入力装置 |
| JP2007207093A (ja) * | 2006-02-03 | 2007-08-16 | Kyosan Electric Mfg Co Ltd | 接点入力装置 |
-
1981
- 1981-08-24 JP JP56131482A patent/JPS5833740A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007156526A (ja) * | 2005-11-30 | 2007-06-21 | Kyosan Electric Mfg Co Ltd | 接点入力装置 |
| JP2007207093A (ja) * | 2006-02-03 | 2007-08-16 | Kyosan Electric Mfg Co Ltd | 接点入力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5833740A (ja) | 1983-02-28 |
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