JPS6150428B2 - - Google Patents
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- Publication number
- JPS6150428B2 JPS6150428B2 JP53130344A JP13034478A JPS6150428B2 JP S6150428 B2 JPS6150428 B2 JP S6150428B2 JP 53130344 A JP53130344 A JP 53130344A JP 13034478 A JP13034478 A JP 13034478A JP S6150428 B2 JPS6150428 B2 JP S6150428B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- synchronization
- clock
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
この発明はテレビジヨン信号から分離された複
合同期パルス列の中からさらに垂直同期パルスを
とりだす垂直同期検出回路に関する。
合同期パルス列の中からさらに垂直同期パルスを
とりだす垂直同期検出回路に関する。
テレビジヨン受像機等において、複合同期パル
スの中からさらに垂直同期パルスを検出する従来
の回路は第１図に示すようになされている。すな
わち、入力端１１には複合同期パルスが加えられ
るもので、ここの加えられた信号は積分回路１２
を介して電圧比較回路１３に加えられる。水平パ
ルスあるいは等価パルスの期間はパルス幅が小さ
いために、積分回路１２から得られる電圧が、電
圧比較回路１３に設定された電圧レベルを越える
ことができない。しかし第２図ａに示すようなパ
ルス幅の大きい垂直同期パルスが加わると、積分
回路１２からは第２図ｂに示すような出力が得ら
れ、これが電圧比較回路１３に加えられる。ここ
で、前記積分回路１２の出力電圧は、第２図ｃに
示すように、電圧比較回路１３に設定されている
電圧レベルと比較され、しきい値を越える区間が
ある。この区間において、電圧比較回路１３から
は、第２図ｄに示すような垂直同期パルスが得ら
れ出力端１４に導出される。
スの中からさらに垂直同期パルスを検出する従来
の回路は第１図に示すようになされている。すな
わち、入力端１１には複合同期パルスが加えられ
るもので、ここの加えられた信号は積分回路１２
を介して電圧比較回路１３に加えられる。水平パ
ルスあるいは等価パルスの期間はパルス幅が小さ
いために、積分回路１２から得られる電圧が、電
圧比較回路１３に設定された電圧レベルを越える
ことができない。しかし第２図ａに示すようなパ
ルス幅の大きい垂直同期パルスが加わると、積分
回路１２からは第２図ｂに示すような出力が得ら
れ、これが電圧比較回路１３に加えられる。ここ
で、前記積分回路１２の出力電圧は、第２図ｃに
示すように、電圧比較回路１３に設定されている
電圧レベルと比較され、しきい値を越える区間が
ある。この区間において、電圧比較回路１３から
は、第２図ｄに示すような垂直同期パルスが得ら
れ出力端１４に導出される。
上記従来の垂直同期検出手段によると、集積回
路化が盛んな今日においても、その集積化が困難
は部分となつている。というのは、集積回路内で
精度の良い容量値の大きなコンデンサを作ること
は困難であり、また集積回路の外部にコンデンサ
を付加するようにすることはそれだけ回路のピン
数を増加しなければならないという制約があるか
らである。
路化が盛んな今日においても、その集積化が困難
は部分となつている。というのは、集積回路内で
精度の良い容量値の大きなコンデンサを作ること
は困難であり、また集積回路の外部にコンデンサ
を付加するようにすることはそれだけ回路のピン
数を増加しなければならないという制約があるか
らである。
この発明は上記の事情に対処すべくなされたも
ので、集積回路化するのに好適であり、またノイ
ズに影響されることが無く位相の安定したパルス
を得る垂直同期検出回路を提供することを目的と
する。
ので、集積回路化するのに好適であり、またノイ
ズに影響されることが無く位相の安定したパルス
を得る垂直同期検出回路を提供することを目的と
する。
以下この発明の実施例を図面を参照して説明す
る。すなわち、第３図において、２１は、複合映
像信号が加えられる入力端であり、同期分離回路
２２に接続されている。この同期分離回路２２は
同期信号を分離するもので、複合同期パルスが得
られる出力端は、アツプダウンカウンタ２３アツ
プダウン切換端子２４に接続されている。この前
記アツプダウンカウンタ２３は、複数段に設けら
れるフリツプフロツプ回路F1〜Ｆoを有する。そ
して、第１段目のフリツプフロツプ回路F1のク
ロツク端にはクロツクパルス入力端Ｃpが設定さ
れている。フリツプフロツプ回路の接続構成を第
１段目と第２段目を代表して説明すると次の如く
である。フリツプフロツプ回路F1の非反転出力
端Q1はアンド回路AG1の第１入力端に接続される
とともにナンド回路２６の入力端に接続されてい
る。また、このフリツプフロツプ回路F1の反転
出力端１はアンド回路DG1の第１入力端に接続
されるとともにナンド回路２７の入力端に接続さ
れている。さらに、前記アンド回路AG1の第２入
力端には前記アツプダウン切換端子２４が接続さ
れ、前記アンド回路DG1の第２入力端には前記ア
ツプダウン切換端子２４がインバータNTを介し
て接続されている。そして、前記アンド回路
AG1，DG1の出力端はオア回路OR1の第１，第２
入力端にそれぞれ接続されている。そして、この
オア回路OR1の出力端は、フリツプフロツプ回路
F2のクロツク入力端に接続されている。上記フ
リツプフロツプ回路F1とF2と同様な接続回路構
成によつて、２段目と３段目、３段目と４段目と
順次接続構成されており、最終段のフリツプフロ
ツプ回路Ｆoの非反転出力端Ｑoは前記ナンド回路
２６の入力端へ、反転出力端は前記ナンド回路２
７の入力端へ接続されている。さらに、前記アツ
プダウン切換端子２４は、前記ナンド回路２６の
入力端へ接続されるとともに、前記インバータ
NTを介して前記ナンド回路２７の入力端に接続
されている。
る。すなわち、第３図において、２１は、複合映
像信号が加えられる入力端であり、同期分離回路
２２に接続されている。この同期分離回路２２は
同期信号を分離するもので、複合同期パルスが得
られる出力端は、アツプダウンカウンタ２３アツ
プダウン切換端子２４に接続されている。この前
記アツプダウンカウンタ２３は、複数段に設けら
れるフリツプフロツプ回路F1〜Ｆoを有する。そ
して、第１段目のフリツプフロツプ回路F1のク
ロツク端にはクロツクパルス入力端Ｃpが設定さ
れている。フリツプフロツプ回路の接続構成を第
１段目と第２段目を代表して説明すると次の如く
である。フリツプフロツプ回路F1の非反転出力
端Q1はアンド回路AG1の第１入力端に接続される
とともにナンド回路２６の入力端に接続されてい
る。また、このフリツプフロツプ回路F1の反転
出力端１はアンド回路DG1の第１入力端に接続
されるとともにナンド回路２７の入力端に接続さ
れている。さらに、前記アンド回路AG1の第２入
力端には前記アツプダウン切換端子２４が接続さ
れ、前記アンド回路DG1の第２入力端には前記ア
ツプダウン切換端子２４がインバータNTを介し
て接続されている。そして、前記アンド回路
AG1，DG1の出力端はオア回路OR1の第１，第２
入力端にそれぞれ接続されている。そして、この
オア回路OR1の出力端は、フリツプフロツプ回路
F2のクロツク入力端に接続されている。上記フ
リツプフロツプ回路F1とF2と同様な接続回路構
成によつて、２段目と３段目、３段目と４段目と
順次接続構成されており、最終段のフリツプフロ
ツプ回路Ｆoの非反転出力端Ｑoは前記ナンド回路
２６の入力端へ、反転出力端は前記ナンド回路２
７の入力端へ接続されている。さらに、前記アツ
プダウン切換端子２４は、前記ナンド回路２６の
入力端へ接続されるとともに、前記インバータ
NTを介して前記ナンド回路２７の入力端に接続
されている。
前記ナンド回路２６は、前記フリツプフロツプ
回路F1〜Ｆoの非反転出力端Q1〜Ｑo及びアツプ
ダウン切換端子２４の各論理によつて出力論理値
が設定され、前記ナンド回路２７は、前記フリツ
プフロツプ回路F1〜Ｆoの反転出力端１〜o及
びインバータNTの各論理によつて、出力論理値
が設定されることになる。前記ナンド回路２６，
２７の出力端はアンド回路２８の第１及び第３入
力端にそれぞれ接続されており、このアンド回路
２８の出力端は、前記クロツクパルス入力端２５
に接続されている。
回路F1〜Ｆoの非反転出力端Q1〜Ｑo及びアツプ
ダウン切換端子２４の各論理によつて出力論理値
が設定され、前記ナンド回路２７は、前記フリツ
プフロツプ回路F1〜Ｆoの反転出力端１〜o及
びインバータNTの各論理によつて、出力論理値
が設定されることになる。前記ナンド回路２６，
２７の出力端はアンド回路２８の第１及び第３入
力端にそれぞれ接続されており、このアンド回路
２８の出力端は、前記クロツクパルス入力端２５
に接続されている。
さらに、前記アンド回路２８の第２入力端に
は、クロツクパルス発生回路２９の出力端が接続
されている。前記フリツプフロツプ回路F1〜Ｆo
の非反転出力端Q1〜Ｑoは、比較回路３５の一方
の入力端にも並列接続されている。この比較回路
３５の他方の入力端には、比較対象となるあらか
じめ決められたデータが設定されている。この比
較回路３５は、前記アツプダウンカウンタ２３か
らの出力状態（データ）が、セツトされているデ
ータ（置数）よりも大きくなると、立上りパルス
を導出するもので、その出力端はカウンタ回路３
６に接続されている。このカウンタ回路３６は、
前記比較回路３５からの出力パルスが立上つてか
ら一定期間つづくと、垂直同期パルスを出力端３
７に導出するもので、その発生タイミングを得る
ために、クロツク入力端には前記クロツクパルス
発生回路２９の出力端も接続されている。
は、クロツクパルス発生回路２９の出力端が接続
されている。前記フリツプフロツプ回路F1〜Ｆo
の非反転出力端Q1〜Ｑoは、比較回路３５の一方
の入力端にも並列接続されている。この比較回路
３５の他方の入力端には、比較対象となるあらか
じめ決められたデータが設定されている。この比
較回路３５は、前記アツプダウンカウンタ２３か
らの出力状態（データ）が、セツトされているデ
ータ（置数）よりも大きくなると、立上りパルス
を導出するもので、その出力端はカウンタ回路３
６に接続されている。このカウンタ回路３６は、
前記比較回路３５からの出力パルスが立上つてか
ら一定期間つづくと、垂直同期パルスを出力端３
７に導出するもので、その発生タイミングを得る
ために、クロツク入力端には前記クロツクパルス
発生回路２９の出力端も接続されている。
この発明による垂直同期検出回路は上述の如く
構成されるもので、次に各部の機能及び動作につ
いて第４図の波形図を参照して説明する。まずア
ツプダウンカウンタ２３は、そのアツプダウン切
換端子２４に加えられる複合同期パルスによつ
て、アツプカウントとダウンカウントの機能が切
換えられる。すなわち、水平同期パルス区間
（5.1μｓ）、等化パルス区間（約2.5μｓ）、垂直
同期パルス区間（約29.3μｓ）（ハイレベル）で
はアツプカウント動作をし、その他の区間（ロウ
レベル）ではダウンカウント動作をするものであ
る。これは、切換端子２４にパルスが加わり、論
理１となつているときは、非反転出力端Q1〜Ｑo
側にそれぞれ接続されているアンド回路AG1〜
AGo-1のゲートが開かれアツプカウントし、切換
端子２４が論理０の場合は反転出力端１〜o
側にそれぞれ接続されているアンド回路DG1〜
DGo-1のゲートがインバータNTを介して開かれ
ることでダウンカウントすることによる。
構成されるもので、次に各部の機能及び動作につ
いて第４図の波形図を参照して説明する。まずア
ツプダウンカウンタ２３は、そのアツプダウン切
換端子２４に加えられる複合同期パルスによつ
て、アツプカウントとダウンカウントの機能が切
換えられる。すなわち、水平同期パルス区間
（5.1μｓ）、等化パルス区間（約2.5μｓ）、垂直
同期パルス区間（約29.3μｓ）（ハイレベル）で
はアツプカウント動作をし、その他の区間（ロウ
レベル）ではダウンカウント動作をするものであ
る。これは、切換端子２４にパルスが加わり、論
理１となつているときは、非反転出力端Q1〜Ｑo
側にそれぞれ接続されているアンド回路AG1〜
AGo-1のゲートが開かれアツプカウントし、切換
端子２４が論理０の場合は反転出力端１〜o
側にそれぞれ接続されているアンド回路DG1〜
DGo-1のゲートがインバータNTを介して開かれ
ることでダウンカウントすることによる。
同期パルスが論理１でアツプカウントのとき、
ナンド回路２６に対する論理入力がすべて「１」
になつたときは、ナンド回路２６の出力論理
「０」となりアンド回路２８のゲートは閉じられ
るから、カウンタにクロツクパルスは加わらずそ
の出力状態を維持する。また、同期パルスが０で
ダウンカウントのときナンド回路２６に対する論
理入力がすべて「０」になつたときは、ナンド回
路２７に対する論理入力がすべて「１」となつて
おり、このナンド回路２７の出力は論理０となり
ゲート回路２８を閉じて、カウンタのカウント動
作が停止される。したがつて、ナンド回路２６，
２７、アンド回路２８等は、カウンタのオーバフ
ロー、アンダーフローの防止回路を形成してい
る。
ナンド回路２６に対する論理入力がすべて「１」
になつたときは、ナンド回路２６の出力論理
「０」となりアンド回路２８のゲートは閉じられ
るから、カウンタにクロツクパルスは加わらずそ
の出力状態を維持する。また、同期パルスが０で
ダウンカウントのときナンド回路２６に対する論
理入力がすべて「０」になつたときは、ナンド回
路２７に対する論理入力がすべて「１」となつて
おり、このナンド回路２７の出力は論理０となり
ゲート回路２８を閉じて、カウンタのカウント動
作が停止される。したがつて、ナンド回路２６，
２７、アンド回路２８等は、カウンタのオーバフ
ロー、アンダーフローの防止回路を形成してい
る。
次は水平同期パルス区間（約５μｓ）の動作に
ついて説明する。この場合、アツプダウン切換端
子２４は同期パルス「１」の論理である。今、ク
ロツクパルス発生回路２９の出力の周期がたとえ
ば１μｓであつたとすると、カウンタ２３は５ク
ロツクアツプカウントする。このカウントされた
バイナリーコードは比較回路３５へ加えられる。
次に切換端子２４は論理０となり、反転出力端側
に設けられたアンド回路DG1〜DGo-1のゲートが
開かれる。これによりダウンカウント機能とな
り、前述の５クロツク分のカウント数はカウント
ダウンされる。このとき、ナンド回路２６の入力
端はすべて０、ナンド回路２７の入力端はすべて
１となるから、アンダーフロー防止機能が働く。
水平期間がすぎて、次の水平同期パルスがくる
と、上述の動作をくりかえすことになる。したが
つてカウンタ２３のアツプ及びダウンカウントの
動作期間は、第４図の期間T1に示すように、水
平同期パルスが１個加わる毎に10μｓとなる。こ
こで比較回路３５の出力（立上りパルス）が、２
クロツク目から生じるものとすれば、２クロツク
目から３，４，５，６，７，８，９クロツク目ま
で生じていることになる。つまり、比較回路３５
にセツトされた比較用のコードが２クロツクに対
応したコードであり、これ以上の入力コードがあ
れば、立上りパルスが得られるように設定されて
いることである。上記の立上りパルスによつて、
カウンタ回路３６のカウント動作を開始させれ
ば、このカウンタは８クロツクまでカウントす
る。この場合、カウンタ回路３６は、クロツクパ
ルスを１水平期間分以上（約64μｓ＝64クロツ
ク）カウント動作しないと、垂直出力パルスを導
出しないように設定されている。したがつて、出
力端３７には上述の水平同期パルスの部分では、
検出パルスつまり垂直出力パルスは得られない。
ついて説明する。この場合、アツプダウン切換端
子２４は同期パルス「１」の論理である。今、ク
ロツクパルス発生回路２９の出力の周期がたとえ
ば１μｓであつたとすると、カウンタ２３は５ク
ロツクアツプカウントする。このカウントされた
バイナリーコードは比較回路３５へ加えられる。
次に切換端子２４は論理０となり、反転出力端側
に設けられたアンド回路DG1〜DGo-1のゲートが
開かれる。これによりダウンカウント機能とな
り、前述の５クロツク分のカウント数はカウント
ダウンされる。このとき、ナンド回路２６の入力
端はすべて０、ナンド回路２７の入力端はすべて
１となるから、アンダーフロー防止機能が働く。
水平期間がすぎて、次の水平同期パルスがくる
と、上述の動作をくりかえすことになる。したが
つてカウンタ２３のアツプ及びダウンカウントの
動作期間は、第４図の期間T1に示すように、水
平同期パルスが１個加わる毎に10μｓとなる。こ
こで比較回路３５の出力（立上りパルス）が、２
クロツク目から生じるものとすれば、２クロツク
目から３，４，５，６，７，８，９クロツク目ま
で生じていることになる。つまり、比較回路３５
にセツトされた比較用のコードが２クロツクに対
応したコードであり、これ以上の入力コードがあ
れば、立上りパルスが得られるように設定されて
いることである。上記の立上りパルスによつて、
カウンタ回路３６のカウント動作を開始させれ
ば、このカウンタは８クロツクまでカウントす
る。この場合、カウンタ回路３６は、クロツクパ
ルスを１水平期間分以上（約64μｓ＝64クロツ
ク）カウント動作しないと、垂直出力パルスを導
出しないように設定されている。したがつて、出
力端３７には上述の水平同期パルスの部分では、
検出パルスつまり垂直出力パルスは得られない。
次に等価パルスの部分での動作について説明す
る。等価パルスのパルス幅は約2.5μｓであり、
アツプダウンカウンタ２３が動作している期間は
第４図の期間T2に示すようにアツプカウント、
ダウンカウントを合わせて約５μｓである。この
場合も、先の水平同期パルスが到来したときと同
じように比較回路３５の出力パルス幅が不充分で
あり、垂直パルスは出力端３７にはあらわれな
い。
る。等価パルスのパルス幅は約2.5μｓであり、
アツプダウンカウンタ２３が動作している期間は
第４図の期間T2に示すようにアツプカウント、
ダウンカウントを合わせて約５μｓである。この
場合も、先の水平同期パルスが到来したときと同
じように比較回路３５の出力パルス幅が不充分で
あり、垂直パルスは出力端３７にはあらわれな
い。
次に垂直同期パルスの部分での動作について説
明する。垂直同期パルスのパルス幅は約29.3μｓ
であり、すき間が約2.5μｓあり、これが６回
（３水平ライン期間分）くりかえし到来する。そ
してこの後はパルス幅約2.5μｓ、パルス間隔約
29.3μｓの等価パルス部分が到来する。垂直同期
パルスの部分では、アツプダウンカウンタ２３
は、約29.3μｓアツプカウントし、次いで約2.5
μｓダウンカウントし、次に約29.3μアツプカウ
ント、約2.5μｓダウンカウントというように動
作（約181μｓ）をくりかえす。このため、アツ
プカウントされて比較回路３５に加えられるデー
タは、順次その数が増大されていき、この比較回
路３５から導出される立上りパルス期間は、65μ
ｓ以上継続する。これによつて、カウンタ回路３
６からは垂直検出パルスが65μｓ経過後（期間
T3）から更に180μｓ程度まで出される。このよ
うに動作する垂直パルス分離手段によると、１水
平期間Ｈに含まれるノイズの幅の積分値がＨ／２
以下であれば、アツプダウンカウンタ２３はパル
ス期間の始まる時点（切換端子が論理１となる時
点）ですべての非反転出力端Q1〜Ｑoが「０」か
ら始まるようになり、本来の正確なカウント機能
で常に動作し垂直パルスを確実に分離できるもの
である。また、比較回路３５は、たとえば１クロ
ツク程度の短いパルスノイズによつてカウンタ回
路３６が動作するのを防止するように設定されて
いるものである。さらに垂直パルスの立上がりの
タイミング位相を正確に検出する機能をも有す
る。そしてカウンタ回路３６は、瞬発的に２クロ
ツク以上でＨ／２期間未満のノイズが加わつたと
きも誤つた垂直パルス出力がでないように設定さ
れるもので、立上りパルスが加わつてある程度ク
ロツクをカウントしてから出力が出るように設定
されている。
明する。垂直同期パルスのパルス幅は約29.3μｓ
であり、すき間が約2.5μｓあり、これが６回
（３水平ライン期間分）くりかえし到来する。そ
してこの後はパルス幅約2.5μｓ、パルス間隔約
29.3μｓの等価パルス部分が到来する。垂直同期
パルスの部分では、アツプダウンカウンタ２３
は、約29.3μｓアツプカウントし、次いで約2.5
μｓダウンカウントし、次に約29.3μアツプカウ
ント、約2.5μｓダウンカウントというように動
作（約181μｓ）をくりかえす。このため、アツ
プカウントされて比較回路３５に加えられるデー
タは、順次その数が増大されていき、この比較回
路３５から導出される立上りパルス期間は、65μ
ｓ以上継続する。これによつて、カウンタ回路３
６からは垂直検出パルスが65μｓ経過後（期間
T3）から更に180μｓ程度まで出される。このよ
うに動作する垂直パルス分離手段によると、１水
平期間Ｈに含まれるノイズの幅の積分値がＨ／２
以下であれば、アツプダウンカウンタ２３はパル
ス期間の始まる時点（切換端子が論理１となる時
点）ですべての非反転出力端Q1〜Ｑoが「０」か
ら始まるようになり、本来の正確なカウント機能
で常に動作し垂直パルスを確実に分離できるもの
である。また、比較回路３５は、たとえば１クロ
ツク程度の短いパルスノイズによつてカウンタ回
路３６が動作するのを防止するように設定されて
いるものである。さらに垂直パルスの立上がりの
タイミング位相を正確に検出する機能をも有す
る。そしてカウンタ回路３６は、瞬発的に２クロ
ツク以上でＨ／２期間未満のノイズが加わつたと
きも誤つた垂直パルス出力がでないように設定さ
れるもので、立上りパルスが加わつてある程度ク
ロツクをカウントしてから出力が出るように設定
されている。
上記したこの発明によると、消費電力の少ない
集積化回路に好適であり、ノイズに影響されず位
相の安定した垂直パルスを確実に分離できる垂直
同期検出回路を提供することができる。
集積化回路に好適であり、ノイズに影響されず位
相の安定した垂直パルスを確実に分離できる垂直
同期検出回路を提供することができる。
第１図は従来の垂直同期検出回路の構成説明
図、第２図ａ〜ｄは第１図の回路の各部信号波形
図、第３図はこの発明垂直同期検出回路の一実施
例を示す構成説明図、第４図は第３図の回路の動
作を説明するのに示した信号波形図である。 ２２……同期分離回路、２３……アツプダウン
カウンタ、２４……アツプダウン切換端子、２５
……クロツクパルス入力端子、２６，２７……ナ
ンド回路、３５……比較回路、３６……カウンタ
回路。
図、第２図ａ〜ｄは第１図の回路の各部信号波形
図、第３図はこの発明垂直同期検出回路の一実施
例を示す構成説明図、第４図は第３図の回路の動
作を説明するのに示した信号波形図である。 ２２……同期分離回路、２３……アツプダウン
カウンタ、２４……アツプダウン切換端子、２５
……クロツクパルス入力端子、２６，２７……ナ
ンド回路、３５……比較回路、３６……カウンタ
回路。
Claims (1)
- 【特許請求の範囲】 １ 映像信号から複合同期信号を分離する同期分
離手段と、 少なくとも水平同期信号のパルス期間に複数個
のパルス数を有するような連続したクロツクパル
スを発生するクロツクパルス発生手段と、 このクロツクパルス発生手段から発生されたク
ロツクパルスをアツプ又はダウンカウントするも
のであつて、アツプ又はダウンカウント動作が前
記同期分離手段で分離された複合同期信号の極性
に応じて切換えられるアツプダウンカウンタと、 このアツプダウンカウンタから出力されるカウ
ント値と所定の比較値との比較を行い、該比較値
以上のカウント値で垂直同期検出パルスを発生す
る比較手段と、 この比較手段が発生する同期検出パルスと前記
クロツクパルスが供給され、該同期検出パルス期
間に所定のクロツクパルスをカウントして垂直検
出パルスを発生するカウンタ手段とを具備したこ
とを特徴とする垂直同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13034478A JPS5556766A (en) | 1978-10-23 | 1978-10-23 | Vertical synchronism detector circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13034478A JPS5556766A (en) | 1978-10-23 | 1978-10-23 | Vertical synchronism detector circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5556766A JPS5556766A (en) | 1980-04-25 |
| JPS6150428B2 true JPS6150428B2 (ja) | 1986-11-04 |
Family
ID=15032135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13034478A Granted JPS5556766A (en) | 1978-10-23 | 1978-10-23 | Vertical synchronism detector circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5556766A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10144757B4 (de) * | 2001-09-11 | 2006-03-30 | Webasto Ag | Zusatzheizung für Personenfahrzeuge |
| US5031041A (en) * | 1989-04-20 | 1991-07-09 | Thomson Consumer Electronics, Inc. | Digital detector/filter for synchronizing signals |
| DE4213510C1 (en) * | 1992-04-24 | 1993-08-19 | Audi Ag, 8070 Ingolstadt, De | Electric heating arrangement in vehicle heating and ventilation system - is formed by grill located in air outlet and moulded in conductive polymer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382121A (en) * | 1976-12-27 | 1978-07-20 | Matsushita Electric Ind Co Ltd | Vertical synchronizing signal separation circuit by means of digital system |
-
1978
- 1978-10-23 JP JP13034478A patent/JPS5556766A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5556766A (en) | 1980-04-25 |
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