KR0182002B1

KR0182002B1 - 디지탈 방식의 팔/메세캄 판별회로

Info

Publication number: KR0182002B1
Application number: KR1019950041300A
Authority: KR
Inventors: 홍순양
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-11-14
Filing date: 1995-11-14
Publication date: 1999-04-15
Anticipated expiration: 2015-11-14
Also published as: KR970029564A

Abstract

본 발명은 디지탈 방식의 팔/메세캄(P/M) 판별회로를 공개한다. 팔모드(PM)에서는 1H의, 메세캄 모드(MM)에서는 2H의 주기를 가지며 아날로그 방식의 P/M 판별회로로부터 출력되는 P/M신호와, 1필드기간 및 1H의 주기를 각각 갖는 수직 동기 신호(VS) 및 수평 동기 신호(HS)를 입력하여 디지탈 형태로 P/M 판별신호를 출력하는 그 디지탈 방식 회로는, HS를 입력하고, P/M신호에 응답하여 제1레벨의 신호 또는 2H의 주기의 펄스를 출력하는 제1카운터와, 제1카운터의 출력을 입력하여 각 모드에 따라 제2레벨의 신호를 출력하거나 또는 제1카운터의 출력신호가 소정수 입력되면 기준 리셋 신호가 제1레벨이 될 때까지 제1레벨의 신호를 출력하는 제2카운터와, HS에 응답하여 VS를 입력하고, VS의 후단 및 전단 엣지부에서 각각 1H만큼 제1레벨이고, 1필드기간의 주기를 갖는 기준 리셋 신호 및 기준 클럭신호를 출력하는 수단과, 및 제2카운터의 출력을 입력하고, 기준 클럭신호에 응답하여 PM에서 제1레벨이고, MM에서 제1레벨인 P/M 판별신호를 출력하는 수단을 구비하고, 잡음에 강하여 P/M 판별의 오동작을 방지하는 효과와, 이전 필드에서 오동작이 되었다 하더라도 다음 필드의 시작 시점에서 데이타를 입력하여 판별 결과펄스를 만들어 내기 때문에 안정된 판별 동작을 실현할 수 있는 효과가 있다.

Description

디지탈 방식의 팔/메세캄 판별회로

제1도는 본 발명에 의한 디지탈 방식의 팔/메세캄 판별회로의 회로도이다.

제2a~d도는 제1도에 도시된 제1카운터의 각 부의 타이밍도들이다.

제3a~f도는 제1도에 도시된 제2카운터의 각 단자에서 타이밍도들이다.

제4a~h도는 제1도에 도시된 기준 신호 생성부의 각 단자의 타이밍도들이다.

제5a~f도는 제1도에 도시된 래치부의 동작을 설명하기 위한 타이밍도들이다.

본 발명은 비디오 테이프 레코더(VTR : Video Tape Recoder) 또는 캠코더(camcoder)등에 관한 것으로서, 특히, VTR이나 캠코더등에서 데이타를 기록 또는 재생할 때, 색신호 처리방식이 팔(PAL : Phase Alternate Lines)방식인가 혹은 메세캄(MESECAM : MESEquential Color And Memory)방식 인가를 1필드(field) 단위로 디지탈 방식으로 판별하기 위한 디지탈 방식의 팔/메세캄 판별회로에 관한 것이다.

상기 팔방식은 널리 알려진 방식이며, 메세캄 방식은 데이타를 세캄(SECAM)방식에서 팔방식의 신호로 바꾸어 기록하는 방식을 의미한다.

종래의 팔/메세캄 판별회로는 아날로그 방식으로 구성되어 있으며, 이 아날로그 방식의 팔/메세캄 판별회로는 판별된 방식이 팔(PAL)방식일 때는 매 63.5uS인 1H(Hsync : Horizontal synchronous)의 주기를 갖고, 버스트 게이트 펄스(BGP : Burst Gate Pulse)기간에 고레벨인 펄스를 출력하며, 메세캄 방식일 때는 매 2H의 주기를 갖고 BGP기간에 역시 고레벨인 펄스를 출력한다. 그러나, 이러한 종래의 아날로그 방식의 팔/메세캄 회로는 쉽게 잡음에 영향을 받아서 팔/메세캄 방식의 판별에 오동작이 발생하는 문제점이 있었다.

또한, 필드 단위로 팔/메세캄을 판별하지 않기 때문에 한번 오동작이 발생하면 정상적으로 동작하기가 어려운 문제점도 있었다.

본 발명의 목적은 상기와 같은 종래의 문제점들을 해결하기 위하여 이전 필드에서 오동작이 발생하더라도 다음 필드에서는 오동작이 발생하지 않도록 1필드단위로 팔/메세캄 방식을 디지탈 방식으로 판별하는 디지탈 방식의 팔/메세캄 판별회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 의한 팔모드에서는 H의 주기를 갖고, 메세캄 모드에서는 2H의 주기를 가지며 아날로그 방식의 팔/메세캄 판별회로로부터 출력되는 P/M신호와, 1필드기간의 주기를 갖는 수직 동기신호와, 및 1H의 주기를 갖는 수평 동기 신호를 입력하여 디지탈 형태로 팔/메세캄 판별신호를 출력하는 디지탈 방식의 팔/메세캄 판별회로는, 상기 수평 동기 신호를 입력하고, 상기 P/M신호에 응답하여 제1레벨의 신호 또는 2H의 주기를 갖는 펄스를 출력하는 제1카운팅 수단과, 상기 제1카운팅 수단의 출력을 입력하여 각 모드에 따라 제2레벨의 신호를 출력하거나 또는 상기 제1카운팅 수단의 출력신호가 소정수 입력되면 기준 리셋 신호가 제1레벨이 될 때까지 제1레벨의 신호를 출력하는 제2카운팅 수단과, 상기 수평 동기 신호에 응답하여 상기 수직 동기 신호를 입력하고, 상기 수직 동기 신호의 후단 및 전단 에지부에서 각각 상기 1H만큼 제1레벨이고, 상기 제1필드기간의 주기를 갖는 상기 기준 리셋 신호 및 기준 클럭신호를 출력하는 기준 신호생성수단과, 및 상기 제2카운팅 수단의 출력을 입력하고, 상기 기준 클럭신호에 응답하여 팔모드에서 제1레벨이고, 메세캄 모드에서 제1레벨인 상기 팔/메세캄 판별신호를 출력하는 래치수단으로 구성됨이 바람직하다.

이하, 본 발명에 의한 디지탈 방식의 팔/메세캄 판별회로의 구성을 도면 제1도를 참조하여 다음과 같이 상세히 설명한다.

제1도는 본 발명에 의한 디지탈 방식의 팔/메세캄 판별회로의 회로도로서, 제1카운터(10), 제2카운터(20), 기준 신호 생성부(30) 및 래치부(40)로 구성된다.

제1도에 도시된 제1카운터(10)는 수평 동기 신호를 입력단자 IN1을 통해 클럭단자(CK)로 입력하고, 팔/메세캄(P/M:Pal/Mesecam) 신호를 입력단자 IN2를 통해 클리어단자(C)로 입력하는 제1T플립플롭(f/f:flip/flop)(12) 및 제1T플립플롭(12)의 정출력을 클럭입력으로 하고, P/M신호를 클리어 입력으로 하여 정출력을 제2카운터(20)로 출력하는 제2T플립플롭(14)으로 구성되어 있다.

제2카운터(20)는 제1카운터(10)의 출력과 제2카운터(20)의 그 자신의 출력을 반전 논리곱하는 제1반전 논리곱(NAND)(21)과, 제1반전 논리곱(21)의 출력을 클럭입력으로 하고, 기준 신호 생성부(30)로부터 출력되는 기준 리셋 신호를 클리어 입력으로 하는 제3T플립플롭(22)과, 제3T플립플롭(22)의 정출력을 클럭입력으로 하고, 기준 리셋 신호를 클리어 입력으로 하는 제4T플립플롭(23)과, 제4T플립플롭(23)의 정출력을 클럭입력으로 하고, 기준 리셋 신호를 클리어 입력으로 하는 제5T플립플롭(24)과, 제5T플립플롭(24)의 정출력을 클럭입력으로 하고, 기준 리셋 신호를 클리어 입력으로 하는 제6T플립플롭(25)과, 및 제6T플립플롭(25)의 정출력을 클럭입력으로 하고, 기준 리셋 신호를 클리어 입력으로 하여 부출력을 제1반전 논리곱(21) 및 래치부(50)로 출력하는 제7T플립플롭(26)으로 구성되어 있다.

기준 신호 생성부(30)는 제1기준 신호 생성부(43) 및 제2기준 신호 생성부(44)로 구성되어 있다.

제1기준 신호 생성부(43)는 입력단자 IN3을 통해 입력한 수직 동기신호를 반전하는 제1인버터(32)와, 제1인버터(32)의 출력을 데이타단자(D)로 입력하고, 소정 시간 지연된 수평 동기 신호를 클럭단자(CK)로 입력하는 제1D플립플롭(37)과, 소정시간 수평 동기신호를 지연시키기 위한 제2 및 제3인버터들(31 및 33)과, 제2인버터(31)의 출력을 반전하여 소정시간 수평 동기 신호를 지연하기 위한 제4인버터(34)와, 제4인버터(34)로부터 출력되는 신호를 클럭입력으로 하고, 제1D플립플롭(37)의 정출력을 데이타 입력으로 하는 제2D플립플롭(38)과, 및 제1D플립플롭(37)의 정출력 및 제2D플립플롭(38)의 부출력을 반전 논리곱하여 기준 리셋신호로서 출력하는 제2반전 논리곱(41)으로 구성되어 있다.

그리고, 제2기준 신호 생성부(44)는 소정 시간 수평 동기 신호를 지연하기 위해 제2인버터(31)로부터 출력되는 신호를 다시 반전하여 출력하는 제5인버터(35)와, 수직 동기 신호를 데이타 입력으로 하고, 제5인버터(35)의 출력을 클럭입력으로 하는 제3D플립플롭(39)과, 소정시간 수평 동기 신호를 지연하기 위해 제2인버터(31)로부터 출력되는 신호를 다시 반전하는 제6인버터(36)와, 제3D플립플롭(39)의 정출력을 데이타 입력으로 하고, 제6인버터(36)로부터 출력되는 신호를 클럭입력으로 하는 제4D플립플롭(40)과, 및 제3D플립플롭(39)의 정출력 및 제4D플립플롭(40)의 부출력을 반전 논리곱하여 기준 클럭신호로서 출력하는 제3반전 논리곱(42)으로 구성된다.

래치부(50)는 제2카운터(20)의 출력을 데이타 입력으로 하고, 기준 클럭신호를 클럭입력으로 하여 부출력으로 팔/메세캄 판별신호를 출력하는 제5D플립플롭(50)으로 이루어져 있다.

이하, 상술한 구성의 본 발명에 의한 디지탈 방식의 팔/메세캄 판별회로의 동작을 첨부한 타이밍도들을 참조하여 다음과 같이 설명한다.

제2a~2d도는 제1도에 도시된 제1카운터(10)의 각 부의 타이밍도들로서, 제2a도는 입력단자 IN1을 통해 입력되는 수평 동기신호, 제2b도는 입력단자 IN2를 통해 입력되는 P/M신호, 제2c도는 제1T플립플롭(12)의 정출력으로 출력되는 신호, 제2d도는 제2T플립플롭(14)의 정출력으로 출력되는 신호의 타이밍도를, 참조부호 (a)는 팔모드를, (b)는 메세캄 모드를 각각 나타낸다. 여기서, 제2b도에 도시된 P/M신호는 어느 모드에서나 BGP기간에 고레벨이고, 그 이외의 기간에는 저레벨인 펄스이다.

먼저, 제1도에 도시된 제1카운터(10)의 동작을 설명한다.

제1T플립플롭(12)은 제2a도에 도시된 63.5uS(15.75KHz)의 1H주기를 갖는 수평 동기 신호와, 제2b도에 도시된 P/M신호를 입력하여 2진 카운팅 동작을 수행하고, 제2c도에 도시된 신호를 Q를 통해 제2T플립플롭(14)의 클럭단자로 출력한다.

각 모드별로 상세히 설명하면, 제2d도에 도시된 바와 같이 제2T플립플롭(14)은 팔모드에서 플립플롭의 초기 상태인 저레벨의 신호만을 계속적으로 출력하게 되는데, 그 이유는 제2T플립플롭(14)의 클럭단자로 입력되는 신호의 하강 엣지(edge)에서 제2T플립플롭(14)이 카운팅 동작을 수행하려는 순간에 제2b도에 도시된 P/M신호가 클리어 단자로 입력되어 카운팅 동작을 멈추게 하기 때문이다.

메세캄 모드에서는 제2T플립플롭(14)의 클럭단자로 입력되는 신호는 2H의 주기를 가지는 신호로서, 클리어단자로 입력되는 2H의 주기를 갖는 P/M신호가 제 2 T플립플롭(14)의 동작을 리셋시키더라도 그 때의 제2T플립플롭(14)의 정출력 신호가 저레벨로써 초기상태와 동일하므로 제1카운터(10)는 수평 동기 신호 입력의 4진 카운터로서 동작을 실현하게 된다.

제3a~3f도는 제2카운터(20)의 각 단자에서 타이밍도들로서, 제3a 및 3b도는 팔모드에서 제2T플립플롭(14)의 정출력 및 제7T플립플롭(26)의 부출력, 제3c~3f도는 메세캄 모드에서 제2T플립플롭(14)의 정출력, 제2반전 논리곱(41)의 출력, 제1반전 논리곱(21)의 출력 및 제7T플립플롭(26)의 부출력 신호의 타이밍도를, 참조부호 (c)는 16개의 펄스를 , (d)는 1필드 기간을 각각 나타낸다.

다음으로, 제2카운터(20)의 동작을 각 모드별로 설명하면, 팔모드의 경우, 제2카운터(20)의 제1반전 논리곱(21)으로 입력되는 신호는 제3a도에 도시된 바와 같이 항상 저레벨의 신호이기 때문에 제7T플립플롭(26)의 정출력은 제3b도에 도시된 바와 같이 항상 고레벨이다. 메세캄 모드의 경우, 제1반전 논리곱(21)으로 제3c도에 도시된 2H의 주기를 갖는 신호의 16개의 펄스가 입력될 때, 제3f도에 도시된 제7T플립플롭(26)의 부출력은 고레벨에서 저레벨로 되고, 이는 제1반전 논리곱(21)으로 입력되어 제1반전 논리곱(21)의 출력은 제3e도에 도시된 바와 같이 고레벨이 된다. 이는 제3T플립플롭(22)부터 제7T플립플롭(26)까지의 클리어 단자로 저레벨의 신호가 인가 될 때까지 제7T플립플롭(26)의 부출력은 제3f도에 도시된 바와 같이 저레벨을 계속 유지하여 제2카운터(20)는 16진 카운터로서 동작을 하게 된다.

이 때, 고레벨에서 저레벨로 전이되는 제2반전 논리곱(41)으로부터 출력되는 신호는 주기가 1필드기간(262.5H) 으로써 매 필드마다 입력되는 팔 또는 메세캄 신호를 카운팅하여 검출해주는 기준 리셋 펄스이다.

제4a~4h도는 제1도에 기준 신호 생성부(30)의 각 단자의 타이밍도들로서, 제4a도는 입력단자 IN1으로 입력되는 수평 동기 신호, 제4b도는 입력단자 IN3으로 입력되는 수직 동기 신호, 제4c도는 제1D플립플롭(37)의 정출력 신호, 제4d도는 제2D플립플롭(38)의 부출력신호, 제4e도는 제2반전 논리곱(41)의 출력신호, 제4f도는 제3 D플립플롭(39)의 정출력 신호, 제4g도는 제4D플립플롭(40)의 부출력 신호, 제4h도는 제3반전 논리곱(42)으로부터 출력되는 신호의 타이밍도, 참조부호 (e)는 10H, (f)는 1필드 기간을 각각 나타낸다.

기준 신호 생성부(30)의 동작을 설명하면, 기준 신호 생성부(30)는 제4a도에 도시된 수평 동기 신호와 제4b도에 도시된 수직 동기 신호를 각각 입력하여 1필드 기준 신호들을 만들때, 매 필드마다 엣지 부분에서의 펄스폭을 1H폭 만큼 작게 해서 제2카운터(20)의 클리어 입력과 래치부(50)의 클럭입력으로 사용하였다. 이를 위해 제1인버터(32)를 통해 제1D플립플롭(37)의 데이타 입력으로 제4b도에 도시된 수직 동기 신호의 역상인 신호가 입력되고, 제1D플립플롭(37)의 클럭단자로 제2 및 3인버터들(31 및 33)에서 지연된 제4a도에 도시된 수평 동기 신호가 입력되어 제1D플립플롭(37)의 정출력신호는 제4c도에 도시된 바와 같이, 수직 동기 신호의 역상인 신호가 1H 주기 만큼 지연되어 출력된다. 이 지연된 신호는 바로 제2D플립플롭(38)의 데이타 입력단자(D)로 입력되어 제4d도에 도시된 제2D플립플롭(38)의 부출력 신호는 최종적으로, 제4b도에 도시된 수직 동기 신호 대비 2H 기간만큼 지연된 신호이다. 그리고, 제2반전 논리곱(41)은 이들 제1D플립플롭(37)의 정출력신호와 제2D플립플롭(38)의 부출력 신호들을 입력하여 제4e도에 도시된 수직 동기 신호의 후단부 엣지부분에서 1H의 폭만큼 저레벨인 1필드주기의 펄스를 출력한다.

또한, 제3D플립플롭(39)과 제4D플립플롭(40)들은 제 1 D플립플롭(37)과 제2D플립플롭(38)의 동작과 유사하게 제4f 및 제4g도에 각각 도시된 신호들을 제3반전 논리곱(42)으로 출력하고, 제3반전 논리곱(42)은 수직 동기 신호의 전단부 엣지 부분에서 1H의 폭을 갖고 저레벨인 1필드 주기의 제4h도에 도시된 기준 클럭신호를 래치부(50)로 출력한다.

제5a~제5f도는 각각 래치부(50)의 동작을 설명하기 위한 타이밍도들로서, 제5a도는 제2반전 논리곱(41)의 출력신호, 제5b도는 제3반전 논리곱(42)의 출력신호, 제5c도 및 제5d도는 팔모드에서 제7T플립플롭(26)의 부출력 및 제5D플립플롭(52)의 부출력(제1도에 도시된 출력단자 OUT를 통해 출력되는 신호), 제5e도 및 제5f도는 메세캄 모드에서 제7T플립플롭(26)의 부출력 및 제5D플립플롭(52)의 부출력 신호(제1도에 도시된 출력단자 OUT를 통해 출력되는 신호)들의 각 타이밍도를, 참조부호 (g)는 16진 카운팅 기간을 각각 나타낸다.

마지막으로, 제1도에 도시된 래치부(50)의 동작을 각 모드별로 설명하면 팔 모드인 경우, 고레벨인 제5c도에 도시된 신호 및 제5b도에 도시된 신호들은 제5D플립플롭(52)의 데이타단자 및 클럭단자로 각각 입력되어 출력단자 OUT를 통해 제5D플립플롭(52)의 부출력으로 제5d도에 도시된 저레벨인 신호가 출력되는데, 제5D플립플롭(52)의 클럭입력으로 입력되는 제5b도에 도시된 신호가 1필드주기로 동작되어도 계속해서 팔 모드인 경우는 저레벨의 신호가 출력단자 OUT를 통해 출력된다. 그러나, 메세캄 모드의 경우, 제5D플립플롭(52)의 데이타입력단자(D)로 입력되는 제5e도에 도시된 신호는 그 플립플롭(52)의 클럭단자로 제5b도에 도시된 클럭이 하강 엣지되는 순간에 저레벨이므로 출력단자 OUT로는 제5f도에 도시된 바와 같이 고레벨의 신호가 출력된다. 그러나, 1필드가 경과한 후에도 계속적으로 메세캄 모드인 경우에는 출력신호는 계속해서 고레벨의 상태를 유지한다.

이상에서 살펴본 바와 같이 본 발명에 의한 디지탈 방식의 팔/메세캄 판별회로는 VTR 또는 캠코더의 신호계 분야에서 팔 또는 메세캄방식을 판별하는 것을 종래의 아날로그 방식에서 디지탈 방식으로 개선하였으므로, 잡음에 강하여 팔/메세캄 판별의 오동작을 방지하고, 시스템을 1필드단위로 구성하여 이전 필드에서 오동작이 되었다 하더라도 다음 필드의 시작 시점에서 데이타를 입력하여 판별 결과 펄스를 만들어내기 때문에 안정된 판별 동작을 실현할 수 있는 효과가 있다.

Claims

팔모드에서는 H의 주기를 갖고, 메세캄 모드에서는 2H의 주기를 가지며 아날로그 방식의 팔/메세캄 판별회로로부터 출력되는 팔/메세캄 신호와, 1필드기간의 주기를 갖는 수직 동기신호와, 및 1H의 주기를 갖는 수평 동기 신호를 입력하여 디지탈 형태로 팔/메세캄 판별신호를 출력하는 디지탈 방식의 팔/메세캄 판별회로에 있어서, 상기 수평 동기 신호를 입력하고, 상기 팔/메세캄 신호에 응답하여 제1레벨의 신호 또는 2H의 주기를 갖는 펄스를 출력하는 제1카운팅 수단; 상기 제1카운팅 수단의 출력을 입력하여 각 모드에 따라 제2레벨의 신호를 출력하거나 또는 상기 제1카운팅 수단의 출력신호가 소정수 입력되면 기준 리셋 신호가 제1레벨이 될 때까지 제1레벨의 신호를 출력하는 제2카운팅 수단; 상기 수평 동기 신호에 응답하여 상기 수직 동기 신호를 입력하고, 상기 수직 동기 신호의 후단 및 전단 엣지부에서 각각 상기 1H만큼 제1레벨이고, 상기 1필드기간의 주기를 갖는 상기 기준 리셋 신호 및 기준 클럭신호를 출력하는 기준 신호 생성수단; 및 상기 제2카운팅 수단의 출력을 입력하고, 상기 기준 클럭신호에 응답하여 팔모드에서 제1레벨이고, 메세캄 모드에서 제1레벨인 상기 팔/메세캄 판별신호를 출력하는 래치수단을 구비하는 것을 특징으로 하는 디지탈 형태의 팔/메세캄 판별회로.
제1항에 있어서, 상기 기준 신호 생성수단은 상기 수평 동기 신호를 입력하여 소정시간 지연하고, 이에 응답하여 입력한 상기 수직 동기 신호의 후단 엣지부에서 상기 기준 리셋 신호를 출력하는 제1기준 신호 생성수단; 및 상기 수평 동기 신호를 입력하여 상기 소정시간 지연하고 이에 응답하여 입력한 상기 수직 동기 신호의 선단 엣지부에서 상기 기준 클럭 신호를 출력하는 제2기준 신호 생성수단을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.
제1항에 있어서, 상기 제1카운팅 수단은 상기 수평 동기 신호를 클럭입력으로 하고, 상기 팔/메세캄 신호를 클리어 입력으로 하는 제1T플립플롭; 및 상기 제1T플립플롭의 정출력을 클럭입력으로 하고, 상기 팔/메세캄 신호를 클리어 입력으로 하여 정출력을 상기 제2카운팅 수단으로 출력하는 제2T플립플롭을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.
제1항에 있어서, 상기 제2카운팅 수단은 상기 제1카운팅 수단의 출력과 상기 제2카운팅 수단의 출력을 반전 논리곱하는 제1반전 논리곱; 상기 제1반전 논리곱의 출력을 클럭입력으로 하고, 상기 기준 리셋신호를 클리어 입력으로 하는 제3T플립플롭; 상기 제3T플립플롭의 정출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하는 제4T플립플롭; 상기 제4T플립플롭의 정출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하는 제5T플립플롭; 상기 제5T플립플롭의 정출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하는 제6T플립플롭; 및 상기 제6T플립플롭의 정출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하여 부출력을 상기 제1반전 논리곱 및 상기 래치수단으로 출력하는 제7T플립플롭을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.
제2항에 있어서, 상기 제1기준 신호 생성수단은 상기 수직 동기신호를 반전하는 제1인버터; 상기 제1인버터의 출력을 데이타 입력으로 하고, 상기 소정 시간 지연된 상기 수평 동기 신호를 클럭입력으로 하는 제1D플립플롭; 소정시간 지연된 상기 수평 동기 신호를 클럭입력으로 하고, 상기 제1D플립플롭의 정출력을 데이타 입력으로 하는 제2D플립플롭; 및 상기 제1D플립플롭의 정출력 및 상기 제2D플립플롭의 부출력을 반전 논리곱하여 상기 기준 리셋신호로서 출력하는 제2반전 논리곱을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.
제2항에 있어서, 상기 제2기준 신호 생성수단은 상기 수직 동기 신호를 데이타 입력으로 하고, 소정 시간 지연된 상기 수평 동기 신호를 클럭입력으로 하는 제3D플립플롭; 상기 제3D플립플롭의 정출력을 데이타 입력으로 하고, 소정시간 지연된 상기 수평 동기 신호를 클럭입력으로 하는 제4D플립플롭; 및 상기 제3D플립플롭의 정출력 및 상기 제4D플립플롭의 부출력을 반전 논리곱하여 출력하는 제3반전 논리곱을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.
제1항에 있어서, 상기 래치수단은 상기 제2카운팅 수단의 출력을 데이타 입력으로 하고, 상기 기준 클럭신호를 클럭입력으로 하여 부출력으로 상기 팔/메세캄 판별신호를 출력하는 제5D플립플롭을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.