JPS6152012A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPS6152012A JPS6152012A JP59173327A JP17332784A JPS6152012A JP S6152012 A JPS6152012 A JP S6152012A JP 59173327 A JP59173327 A JP 59173327A JP 17332784 A JP17332784 A JP 17332784A JP S6152012 A JPS6152012 A JP S6152012A
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- JP
- Japan
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- circuit
- voltage
- differential amplifier
- amplifier circuit
- control
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ（！ｆａ縁ゲート型電界効果
トランジスタ）によって構成された差動増幅回路に関す
るもので、例えば、高周波数の画像信号を２値パタ一ン
信号に変換するために用いられる差動増幅回路に利用し
てを効な技術に関するものである。
トランジスタ）によって構成された差動増幅回路に関す
るもので、例えば、高周波数の画像信号を２値パタ一ン
信号に変換するために用いられる差動増幅回路に利用し
てを効な技術に関するものである。
差動増幅回路は、それに含まれるところのペア素子の特
性が製造条件のバラツキ等によって互いに一致しないた
めに、同じ値の入力信号が供給されてもある値の出力電
圧を形成してしまうというオフセットを持っている。こ
のような差動増幅回路におけるオフセットを間接するた
めの回路として、その負荷としての抵抗手段をトリミン
グすること等が考えられるが、回路が複雑になることの
他、素子特性の経時的な変化に対しては対応できない等
の問題を有するものである。
性が製造条件のバラツキ等によって互いに一致しないた
めに、同じ値の入力信号が供給されてもある値の出力電
圧を形成してしまうというオフセットを持っている。こ
のような差動増幅回路におけるオフセットを間接するた
めの回路として、その負荷としての抵抗手段をトリミン
グすること等が考えられるが、回路が複雑になることの
他、素子特性の経時的な変化に対しては対応できない等
の問題を有するものである。
なお、ＭＯＳＦＥＴによって構成された差動増幅回路は
、１９７７年１１月２０日に６ｍエレクトロニクスダイ
ジェストより発行されたｒＭｏＳ／ＬＳＩ設計と応用」
のＰ、２５９〜Ｐ、２６１に記載されている。
、１９７７年１１月２０日に６ｍエレクトロニクスダイ
ジェストより発行されたｒＭｏＳ／ＬＳＩ設計と応用」
のＰ、２５９〜Ｐ、２６１に記載されている。
この発明の目的は、簡単な回路構成によって、低オフセ
ツト化を実現した差動増幅回路を提供することにある。
ツト化を実現した差動増幅回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ｌの発明は、差動増＠ＭＯ５ＦＥＴの負荷回
路としてその一部を構成し、そのゲートに制御電圧が供
給される可変インピーダンス手段としてのＭＯＳ Ｆ
ＥＴを用い、上記差動増幅ＭＯＳＦＥＴに同じ入力電圧
を供給して、上記可変インピーダンス手段としてのＭＯ
ＳＦＥＴのインピータンスをアンバランスとして強制的
に一方向にオフセットを発生させておいて、オフセント
が少なくなる方向に一方のＭＯＳＦＥＴのゲートに供給
される制御電圧を変化させ、上記差動増幅回路における
オフセット電圧の極性が反転した時点で上記一方のＭＯ
３Ｆ、ＥＴのゲートに供給される制御電圧の変化を停止
させるというオフセントキャンセル動作の時に、上記差
動増幅回路の利得設定のための負帰還ループをオープン
状態にさせるものである。また、他の発明は、上記差動
増幅回路におけるオフセント電圧の極性が反転したこと
を検出する電圧比較回路の出力端子から２値出力信号を
得るようにするものである。
路としてその一部を構成し、そのゲートに制御電圧が供
給される可変インピーダンス手段としてのＭＯＳ Ｆ
ＥＴを用い、上記差動増幅ＭＯＳＦＥＴに同じ入力電圧
を供給して、上記可変インピーダンス手段としてのＭＯ
ＳＦＥＴのインピータンスをアンバランスとして強制的
に一方向にオフセットを発生させておいて、オフセント
が少なくなる方向に一方のＭＯＳＦＥＴのゲートに供給
される制御電圧を変化させ、上記差動増幅回路における
オフセット電圧の極性が反転した時点で上記一方のＭＯ
３Ｆ、ＥＴのゲートに供給される制御電圧の変化を停止
させるというオフセントキャンセル動作の時に、上記差
動増幅回路の利得設定のための負帰還ループをオープン
状態にさせるものである。また、他の発明は、上記差動
増幅回路におけるオフセント電圧の極性が反転したこと
を検出する電圧比較回路の出力端子から２値出力信号を
得るようにするものである。
〔実施例１〕
第１図には、この発明の一実施例のブロック図が示され
てい“る、同図の各回路ブロックは、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような半導体基板上において形成される。
てい“る、同図の各回路ブロックは、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような半導体基板上において形成される。
特に制限されないが、この実施例の差動増幅回路、Ａ
ｍ ｐは、その反転入力（−）と出力端子ＯＵＴとが接
続されたボルテージフォロワ回路を構成する。上記差動
増幅回路Ａ Ｉｌｌ ｐのオフセントをキャンセルさせ
るため、上記反転入力（−）は、切り撓えスイッチ回路
ＳＷ２によって、負帰還ループを構成するよう出力端子
ＯＵＴ又は再入力を短絡するよう非反転入力（＋）に選
択的に接続される。上記差動増幅回路Ａｍｐの非反転入
力（＋）は、スイッチＳＷ１によって入力端子ＩＮと基
準電圧Ｖ ｒｅｆが選択的に供給される。この基＄１！
圧Ｖ ｒｅｆと上記差動増幅回路Ａ ｍ ｐの出力端子
ＯＵＴの信号とは、電圧比較回路ＶＣによって電圧比較
される。この電圧比較回路ＶＣは、上記差動増幅回路Ａ
ｍ ｐに供給されるオフセットキャンセル用のタイミ
ング信号ＣＫＩ〜ＣＫ３を制御するパルス制御回路ＰＣ
の制御信号を形成する。
ｍ ｐは、その反転入力（−）と出力端子ＯＵＴとが接
続されたボルテージフォロワ回路を構成する。上記差動
増幅回路Ａ Ｉｌｌ ｐのオフセントをキャンセルさせ
るため、上記反転入力（−）は、切り撓えスイッチ回路
ＳＷ２によって、負帰還ループを構成するよう出力端子
ＯＵＴ又は再入力を短絡するよう非反転入力（＋）に選
択的に接続される。上記差動増幅回路Ａｍｐの非反転入
力（＋）は、スイッチＳＷ１によって入力端子ＩＮと基
準電圧Ｖ ｒｅｆが選択的に供給される。この基＄１！
圧Ｖ ｒｅｆと上記差動増幅回路Ａ ｍ ｐの出力端子
ＯＵＴの信号とは、電圧比較回路ＶＣによって電圧比較
される。この電圧比較回路ＶＣは、上記差動増幅回路Ａ
ｍ ｐに供給されるオフセットキャンセル用のタイミ
ング信号ＣＫＩ〜ＣＫ３を制御するパルス制御回路ＰＣ
の制御信号を形成する。
第２図には、上記スイッチ回路ＳＷ２の一実施例の回路
図が示されている。同図の各回路素子は、公知の０ＭＯ
３＜相補型ＭＯ３）集積回路の製造技術によって、１個
の単結晶シリコンのような半導体基板上において形成さ
れる。以下の説明において、特に説明しない場合、ＭＯ
Ｓ Ｆ ＥＴはＮチャンネルＭＯＳＦＥＴである。なお
、以下の図面において、ソース・ドレイン間に直線が付
加されたＭＯＳＦＥＴはＰチャンネル型である。
図が示されている。同図の各回路素子は、公知の０ＭＯ
３＜相補型ＭＯ３）集積回路の製造技術によって、１個
の単結晶シリコンのような半導体基板上において形成さ
れる。以下の説明において、特に説明しない場合、ＭＯ
Ｓ Ｆ ＥＴはＮチャンネルＭＯＳＦＥＴである。なお
、以下の図面において、ソース・ドレイン間に直線が付
加されたＭＯＳＦＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳＦＥＴの基体ケートを構成する。Ｐチャ
ンネルＭＯＳ Ｆ ＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第１図の電源端子Ｖｃｃに結合される。
のＮチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳＦＥＴの基体ケートを構成する。Ｐチャ
ンネルＭＯＳ Ｆ ＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第１図の電源端子Ｖｃｃに結合される。
スイッチ回路ＳＷ２は、差動増幅回路Ａｍｐの反転入力
（−）と非反転入力（＋）との間に並列形態に設けられ
たＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １１とＰチ
ャンネルＭＯＳＦＥＴＱＩ ２及び差動増幅回路の反転
入力（−）と出力端子ＯＵＴとの間に並列形態に設けら
れたＮチャンネルＭ ＯＳ Ｆ ＥＴＱ１３とＰチャ７
ネルＭＯ５ＦＥＴＱ１４とにより構成される。上記２
！ｌｌのＭＯ５ＦＥＴＱＩ １゜Ｑｌ２とＱｌ３．Ｑｌ
４を切り換え信号ＧＯによって選択的にオフ状態にさせ
るため、上記切り換え信号ＧＣは、Ｎ＋ヤ’／ネルＭＯ
ＳＦＥＴＱ１１とＰチャンネルＭ’０５ＦＥＴＱ１４の
ゲートに供給される。上記切り換え信号ＧＣは、インバ
ータ回路ＩＶに供給される。このインバータ回路ＩＶに
よって反転させられた上記切り換え信号ＧＣは、Ｎチャ
ンネルＭＯＳＦＥＴＱＩ ３とＰチャンネルＭＯ５ＦＥ
ＴＱ１２のゲートに供給される。これにより、上記切り
換え信号ＧＣがハイレベルなら、″ＮチャンネルＭＯＳ
ＦＥＴＱＩ １はオン状態に、ＰチャンネルＭＯＳＦＥ
ＴＱ１４はオフ状態にされる。上記信号ＧＣの反転信号
のロウレベルによりＰチャンネルＭＯ５ＦＥＴＱＩ ２
はオン状態にＮチャンネルＭＯＳＦＥＴＱＩ ３はオフ
状態にされる。したがって、上記オン状態にされたＭＯ
ＳＦＥＴＱＩ １．Ｑｌ ２により反転入力（−）と非
反転入力（＋）とが結合され、再入力（−、＋）に同じ
電圧が供給される。また、上記切り換え信号ＧＣがロウ
レベルなら、上記の場合とは逆に、ＭＯＳＦＥＴＱＩ
１．Ｑｌ ２はオフ状態に、ＭＯ’５ＦＥＴＱＩ ３．
Ｑｌ ４はオン状態にされる。したがって、反転入力（
−）と出力端子ＯＵＴとが結合されることによって、こ
の差動増幅回路Ａｍｐはボルテージフォロワ形態にされ
る。
（−）と非反転入力（＋）との間に並列形態に設けられ
たＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １１とＰチ
ャンネルＭＯＳＦＥＴＱＩ ２及び差動増幅回路の反転
入力（−）と出力端子ＯＵＴとの間に並列形態に設けら
れたＮチャンネルＭ ＯＳ Ｆ ＥＴＱ１３とＰチャ７
ネルＭＯ５ＦＥＴＱ１４とにより構成される。上記２
！ｌｌのＭＯ５ＦＥＴＱＩ １゜Ｑｌ２とＱｌ３．Ｑｌ
４を切り換え信号ＧＯによって選択的にオフ状態にさせ
るため、上記切り換え信号ＧＣは、Ｎ＋ヤ’／ネルＭＯ
ＳＦＥＴＱ１１とＰチャンネルＭ’０５ＦＥＴＱ１４の
ゲートに供給される。上記切り換え信号ＧＣは、インバ
ータ回路ＩＶに供給される。このインバータ回路ＩＶに
よって反転させられた上記切り換え信号ＧＣは、Ｎチャ
ンネルＭＯＳＦＥＴＱＩ ３とＰチャンネルＭＯ５ＦＥ
ＴＱ１２のゲートに供給される。これにより、上記切り
換え信号ＧＣがハイレベルなら、″ＮチャンネルＭＯＳ
ＦＥＴＱＩ １はオン状態に、ＰチャンネルＭＯＳＦＥ
ＴＱ１４はオフ状態にされる。上記信号ＧＣの反転信号
のロウレベルによりＰチャンネルＭＯ５ＦＥＴＱＩ ２
はオン状態にＮチャンネルＭＯＳＦＥＴＱＩ ３はオフ
状態にされる。したがって、上記オン状態にされたＭＯ
ＳＦＥＴＱＩ １．Ｑｌ ２により反転入力（−）と非
反転入力（＋）とが結合され、再入力（−、＋）に同じ
電圧が供給される。また、上記切り換え信号ＧＣがロウ
レベルなら、上記の場合とは逆に、ＭＯＳＦＥＴＱＩ
１．Ｑｌ ２はオフ状態に、ＭＯ’５ＦＥＴＱＩ ３．
Ｑｌ ４はオン状態にされる。したがって、反転入力（
−）と出力端子ＯＵＴとが結合されることによって、こ
の差動増幅回路Ａｍｐはボルテージフォロワ形態にされ
る。
なお、他のスイッチ回路ＳＷＩも上記類似のＭＯＳＦＥ
Ｔにより構成されるものである。
Ｔにより構成されるものである。
第３図には、上記差動増幅回路Ａｍｐの−実施例の具体
的回路図が示されている。特に制限されないが、この実
施例の差動増幅回路Ａ ｍ ｐは、上述のようなＰナヤ
ンネルＭＯＳＦＥＴとＮチャンネルＭ ＯＳ Ｆ Ｅ
’Ｉ’とからなるＣＭＯ３回路により構成される。
的回路図が示されている。特に制限されないが、この実
施例の差動増幅回路Ａ ｍ ｐは、上述のようなＰナヤ
ンネルＭＯＳＦＥＴとＮチャンネルＭ ＯＳ Ｆ Ｅ
’Ｉ’とからなるＣＭＯ３回路により構成される。
差動増幅ＭＯＳ Ｆ Ｅ Ｔ Ｑ ２とＱ３とは、Ｐチ
ャンネルＭＯＳＦＥＴにより構成され、その共通ソース
と正の電源電圧Ｖｃｃとの間には、そのゲー［・に一定
のバイアス電圧ＶＢＩが供給されることによって、定電
流動作を行うＰチャンネルＭＯＳＦＥ ’Ｉ” Ｑ １
が設けられる。上記差動増幅ＭＯＳＦＥＴＱ２とＱ３の
ドレインには、９荷回路を構成するＮチャンネルＭＯＳ
ＦＥＴＱ４とＱ６とが設けられる。これらのＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ４ 、 Ｑ ６は、電流ミラー形態
にされることによって、アクティブ負荷回路を構成する
。また、上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ。
ャンネルＭＯＳＦＥＴにより構成され、その共通ソース
と正の電源電圧Ｖｃｃとの間には、そのゲー［・に一定
のバイアス電圧ＶＢＩが供給されることによって、定電
流動作を行うＰチャンネルＭＯＳＦＥ ’Ｉ” Ｑ １
が設けられる。上記差動増幅ＭＯＳＦＥＴＱ２とＱ３の
ドレインには、９荷回路を構成するＮチャンネルＭＯＳ
ＦＥＴＱ４とＱ６とが設けられる。これらのＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ４ 、 Ｑ ６は、電流ミラー形態
にされることによって、アクティブ負荷回路を構成する
。また、上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ。
４、Ｑ６には、オフセットキャンセルを行うための可変
インピーダンス手段としてのＮチャンネルＭＯＳＦＥＴ
Ｑ５とＱ７がそれぞれ並列形態に設けられる。これらの
ＭＯＳＦＥＴＱ５．Ｑ７のゲートには、後述する制御電
圧を保持するためのキャパシタＣＩ、Ｃ２が設けられる
。上記ＭＯＳＦＥＴＱ、５．Ｑ７のゲートには、それぞ
れタイミング信号ＣＫ１．ＧＫ２を受けて動作する伝送
ゲートＭＯＳＦＥＴＱ９．ＱＩＯを介して制御電圧■Ｂ
２とＶＢ３が供給される。なお、上記ＭＯ５ＦＥＴＱ５
とＱ６のコンダクタンス特性を等しくした場合には、上
記一方の制御電圧ＶＢ３は、ＶＢ２よりも絶対値的に大
きく設定される。さらに、上記キャパシタＣ２には、タ
イミング信号ＣＫ３を受けて動作するリセット用のＭＯ
ＳＦＥＴＱ８が設けられている。
インピーダンス手段としてのＮチャンネルＭＯＳＦＥＴ
Ｑ５とＱ７がそれぞれ並列形態に設けられる。これらの
ＭＯＳＦＥＴＱ５．Ｑ７のゲートには、後述する制御電
圧を保持するためのキャパシタＣＩ、Ｃ２が設けられる
。上記ＭＯＳＦＥＴＱ、５．Ｑ７のゲートには、それぞ
れタイミング信号ＣＫ１．ＧＫ２を受けて動作する伝送
ゲートＭＯＳＦＥＴＱ９．ＱＩＯを介して制御電圧■Ｂ
２とＶＢ３が供給される。なお、上記ＭＯ５ＦＥＴＱ５
とＱ６のコンダクタンス特性を等しくした場合には、上
記一方の制御電圧ＶＢ３は、ＶＢ２よりも絶対値的に大
きく設定される。さらに、上記キャパシタＣ２には、タ
イミング信号ＣＫ３を受けて動作するリセット用のＭＯ
ＳＦＥＴＱ８が設けられている。
この実施例の差動増幅回路におけるオフセントキャンセ
ル動作を第４図に示したタイミング図に従って説明する
。
ル動作を第４図に示したタイミング図に従って説明する
。
差動増幅回路が増幅動作を行う前に先立って、次のよう
なオフセントキャンセル動作が行われる。
なオフセントキャンセル動作が行われる。
すなわち、第１図においてスイッチ回路ＳＷ１はａ側に
閉じられることにより差動増幅回路Ａ ｍ ｐの非反転
入力（＋）には、基ｔ＄電圧Ｖ ｒｅｆが供給される。
閉じられることにより差動増幅回路Ａ ｍ ｐの非反転
入力（＋）には、基ｔ＄電圧Ｖ ｒｅｆが供給される。
また、スイッチ回路Ｓ ’ｗｖ ２はａ側に閉じられる
ことによって、再入力（＋、 −）に上記同じ基準電圧
Ｖｒｒ＝ｆが供給されるとともに、ｊｒ：’ｔ Ｍルー
プが開放される。したがって、差動増幅回路Ａｍｐの出
力ＯＵＴには、その入力オフ七ソｌ−電圧Ｖｏｆが上記
着ＷＦ＞増幅回路におけるオープンループ利得（例えば
８０ｄＢ＝１０ｏｏｏ倍）により増幅されて出力される
。
ことによって、再入力（＋、 −）に上記同じ基準電圧
Ｖｒｒ＝ｆが供給されるとともに、ｊｒ：’ｔ Ｍルー
プが開放される。したがって、差動増幅回路Ａｍｐの出
力ＯＵＴには、その入力オフ七ソｌ−電圧Ｖｏｆが上記
着ＷＦ＞増幅回路におけるオープンループ利得（例えば
８０ｄＢ＝１０ｏｏｏ倍）により増幅されて出力される
。
この状態に、おいて、タイミング信号ＣＫＩのノ・。
イレベルによりＭＯＳ Ｆ ＥＴＱ ９をオン状態にξ
７てキャパシタＣ１に制御電圧ＶＢ２を供給する８また
、タイミング信号ＣＫ２のハイレベルによりＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｉ Ｏをオフ状態にして制御電圧■Ｂ
３から遮断するとともに、タイミング〈言号ＣＫ３のハ
イレベルによりＭＯＳ Ｆ Ｅ Ｔ Ｑ ８をオフ状態
にして、キ・−バシタＣ２をリセット状態にさせる。
７てキャパシタＣ１に制御電圧ＶＢ２を供給する８また
、タイミング信号ＣＫ２のハイレベルによりＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｉ Ｏをオフ状態にして制御電圧■Ｂ
３から遮断するとともに、タイミング〈言号ＣＫ３のハ
イレベルによりＭＯＳ Ｆ Ｅ Ｔ Ｑ ８をオフ状態
にして、キ・−バシタＣ２をリセット状態にさせる。
次に、上記タイミング信号ＣＫ １−ＣＫａをロウレベ
ルにすると、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ９と０．８と
がオフ状態になり、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １０が
オン状態になる。これにより、一方のキャパシタＣ１に
は、上記制御電圧ＶＢ２が保持され、他方キャパシタＣ
２には、ＭＯＳＦＥＴＱＩ Ｏを通して制御電圧ＶＢ３
により充電が開始される。したがって、この時にはＭＯ
ＳＦＥＴＱ５のインピーダンス特性がＭＯＳＦＥＴＱ７
に比べて小さくなついるので、例えば、出力ＯＵＴには
基準電圧Ｖ ｒｅｆに対して負のオフセット電圧Ｖｏｆ
を持つようにされ、このオフセット電圧Ｖｏｆは同図に
点線で示すように上記キャパシタＣ２への充電動作とと
もに徐々に小さくなる。この場合、出力端子ＯＵＴの出
力電圧Ｖｏｕｔは、上記オフセラ＋−ｍ圧Ｖｏｆがオー
プンループ利得によって増幅されたものにされるので、
実線で示すように回路の接地電位のようなロウレベルの
ままである。そして、両者かは一゛一致してわずかでも
逆転が生じると上記オープンループ利得によって増幅さ
れた出力電圧Ｖｏｕｔは、電源電圧側レベル側に反転す
る。電圧比較回路ＶＣは、このレベル反転を検出して、
上記タイミング信号ＣＫ２をロウレベルからハイレベル
に変化させる。
ルにすると、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ９と０．８と
がオフ状態になり、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １０が
オン状態になる。これにより、一方のキャパシタＣ１に
は、上記制御電圧ＶＢ２が保持され、他方キャパシタＣ
２には、ＭＯＳＦＥＴＱＩ Ｏを通して制御電圧ＶＢ３
により充電が開始される。したがって、この時にはＭＯ
ＳＦＥＴＱ５のインピーダンス特性がＭＯＳＦＥＴＱ７
に比べて小さくなついるので、例えば、出力ＯＵＴには
基準電圧Ｖ ｒｅｆに対して負のオフセット電圧Ｖｏｆ
を持つようにされ、このオフセット電圧Ｖｏｆは同図に
点線で示すように上記キャパシタＣ２への充電動作とと
もに徐々に小さくなる。この場合、出力端子ＯＵＴの出
力電圧Ｖｏｕｔは、上記オフセラ＋−ｍ圧Ｖｏｆがオー
プンループ利得によって増幅されたものにされるので、
実線で示すように回路の接地電位のようなロウレベルの
ままである。そして、両者かは一゛一致してわずかでも
逆転が生じると上記オープンループ利得によって増幅さ
れた出力電圧Ｖｏｕｔは、電源電圧側レベル側に反転す
る。電圧比較回路ＶＣは、このレベル反転を検出して、
上記タイミング信号ＣＫ２をロウレベルからハイレベル
に変化させる。
これにより、ＦＡＯＳ Ｆ ＥＴＱ １０がオフ状態に
なるので、その時の制御電圧、言い換えるならば、オフ
セラ］・が生じＺ、にいような制御電圧がキャパシタＣ
２に保持される。このようなオフセントキャンセル動作
にあっては、電圧比較回路ＶＣに人力される差動増幅回
路Ａ ｍ ｐのオフセント電圧がそのオープンループ利
得倍されているため、電圧比較回路ＶＣに存するオフセ
ント電圧を無視することができる。これにより、例えば
電圧比較回路ＶＣとしては、ＣＭＯＳインパーク回路の
ような論理ゲート回路を利用することができるものとな
る。
なるので、その時の制御電圧、言い換えるならば、オフ
セラ］・が生じＺ、にいような制御電圧がキャパシタＣ
２に保持される。このようなオフセントキャンセル動作
にあっては、電圧比較回路ＶＣに人力される差動増幅回
路Ａ ｍ ｐのオフセント電圧がそのオープンループ利
得倍されているため、電圧比較回路ＶＣに存するオフセ
ント電圧を無視することができる。これにより、例えば
電圧比較回路ＶＣとしては、ＣＭＯＳインパーク回路の
ような論理ゲート回路を利用することができるものとな
る。
なぜなら、、上述のようにオープンループ利得が８０ｄ
Ｂの場合、電源電圧ＶｃｃがＳ Ｖで動作するＣＭＯＳ
インパーク回路のロジックスレッショルド電圧を２，５
■とすると、それは上２゜５ｖのオフセント電圧を持つ
電圧比ｔ２１［７１路とみなすことができる。しかし、
このＣＭＯＳインバータ回路の入力に供給される差動増
幅回路Ａ ｍ ｐのオフセント電圧は１００００倍され
ているから、Ｌ％ ｆｉｌｌｉ的には上記ＣＭＯ３・イ
ンバータ回路の持つオフセント電圧は±０．２５ ｍ
Ｖとみなすことができる。このことより、第１図の実施
例のように電圧比較回路ＶＣを差動増幅回路によって構
成した場合には、上述のように実質的にそのオフセント
電圧を無視することができる。
Ｂの場合、電源電圧ＶｃｃがＳ Ｖで動作するＣＭＯＳ
インパーク回路のロジックスレッショルド電圧を２，５
■とすると、それは上２゜５ｖのオフセント電圧を持つ
電圧比ｔ２１［７１路とみなすことができる。しかし、
このＣＭＯＳインバータ回路の入力に供給される差動増
幅回路Ａ ｍ ｐのオフセント電圧は１００００倍され
ているから、Ｌ％ ｆｉｌｌｉ的には上記ＣＭＯ３・イ
ンバータ回路の持つオフセント電圧は±０．２５ ｍ
Ｖとみなすことができる。このことより、第１図の実施
例のように電圧比較回路ＶＣを差動増幅回路によって構
成した場合には、上述のように実質的にそのオフセント
電圧を無視することができる。
なお、このような論理回路により電圧比較回路ＶＣを構
成した場合には、上記第１図の回路において、スイッチ
回路ＳＷ１と基準電圧Ｖ ｒｅｆは不要になるものであ
る。
成した場合には、上記第１図の回路において、スイッチ
回路ＳＷ１と基準電圧Ｖ ｒｅｆは不要になるものであ
る。
なお、上記のようなオフセットキャンセル動作の後、ス
イッチ回路ＳＷＩの切り換えにより差動増幅回路Ａ ｍ
ｐの非反転入力（＋）には、入力端子ＩＮ側に接続さ
れる。また、スイッチ回路ＳＷ２の切り換えにより差動
増幅回路Ａｍｐはボルテージフォロワ形態にされ、上記
増幅すべき入力信号の増幅動作（この例ではインピーダ
ンス変換動作）を行う。
イッチ回路ＳＷＩの切り換えにより差動増幅回路Ａ ｍ
ｐの非反転入力（＋）には、入力端子ＩＮ側に接続さ
れる。また、スイッチ回路ＳＷ２の切り換えにより差動
増幅回路Ａｍｐはボルテージフォロワ形態にされ、上記
増幅すべき入力信号の増幅動作（この例ではインピーダ
ンス変換動作）を行う。
上記キャパシタＣＩ、Ｃ２の保持された制御電圧は、そ
のリーク電流によって変化するので、一定の周期により
上記同様なオフセ・／トキャンセル動作が行われる。特
に制限されないが、この実施例の差動増幅回路を高速フ
ァクシミリにおける画像信号を２値化する回路に使用し
た場合には、ラインフィード後の信号を伝送しない時間
領域を利用して上記オフセットキャンセル動作がその時
間領域毎に行われる。
のリーク電流によって変化するので、一定の周期により
上記同様なオフセ・／トキャンセル動作が行われる。特
に制限されないが、この実施例の差動増幅回路を高速フ
ァクシミリにおける画像信号を２値化する回路に使用し
た場合には、ラインフィード後の信号を伝送しない時間
領域を利用して上記オフセットキャンセル動作がその時
間領域毎に行われる。
〔実施例２〕
第５図には、上記２値化回路にこの発明を適用した場合
の他の一実施例のブロック図が示されている。
の他の一実施例のブロック図が示されている。
この実施例の差動増幅回路Ａ ｍ ｐは、前記第１図に
示した実施例と同様にその反転入力（−）と出力端子Ｏ
ＵＴとが接続されたボルテージフォロワ回路を構成する
。この実施例ではこの差動増幅回路Ａ ｍ ｐのオフセ
ットをキャンセルさせるため、その非反転入力（＋）は
、スイッチＳＷによって入力端子ＩＮと基準電圧Ｖ ｒ
ｅｆが選択的に供給される。この基準電圧Ｖｒｅｆと上
記差動増幅回路Ａｍｐの出力信号とは、電圧比較回路Ｖ
Ｃによって電圧比較される。この電圧比較回路ＶＣは、
一方において上記差動増幅回路Ａ ｍ ｐに供給される
オフセントキャンセル用のタイミング信号ＣＫＩ〜ＣＫ
３を制御するパルス制御回路ｐｃの制御信号を形成する
。上記電圧比較回路ＶＣは、他方において、上記基準電
圧Ｖ ｒｅｆに対して入力端子ＩＮから供給される入力
信号がハ・ｆレベルかロウレベルかの２値化信号を形成
して出力する。上記差動増幅回路Ａｍｐの具体的回路は
、上記第３図の実施例と同様である。
示した実施例と同様にその反転入力（−）と出力端子Ｏ
ＵＴとが接続されたボルテージフォロワ回路を構成する
。この実施例ではこの差動増幅回路Ａ ｍ ｐのオフセ
ットをキャンセルさせるため、その非反転入力（＋）は
、スイッチＳＷによって入力端子ＩＮと基準電圧Ｖ ｒ
ｅｆが選択的に供給される。この基準電圧Ｖｒｅｆと上
記差動増幅回路Ａｍｐの出力信号とは、電圧比較回路Ｖ
Ｃによって電圧比較される。この電圧比較回路ＶＣは、
一方において上記差動増幅回路Ａ ｍ ｐに供給される
オフセントキャンセル用のタイミング信号ＣＫＩ〜ＣＫ
３を制御するパルス制御回路ｐｃの制御信号を形成する
。上記電圧比較回路ＶＣは、他方において、上記基準電
圧Ｖ ｒｅｆに対して入力端子ＩＮから供給される入力
信号がハ・ｆレベルかロウレベルかの２値化信号を形成
して出力する。上記差動増幅回路Ａｍｐの具体的回路は
、上記第３図の実施例と同様である。
この実施例におけるオフセットキャンセル動作を第６図
に示したタイミング図に従って説明する。
に示したタイミング図に従って説明する。
入力端子ＩＮから供給される入力アナログ信号の２値化
動作を行う前に先立って、次のようなオフセットキャン
セル動作が行われる。すなわち、第５図においてスイッ
チ回路ＳＷは差動増幅回路Ａ ｍ ｐの非反転入力（＋
）に基準電圧Ｖｒｅｆを供給するようスイッチ制御され
る。この状態において、前記オフセットキャンセル動作
と同様にタイミング信号ＣＫＩのハイレベルによりＭＯ
５ＦＥＴＱ９をオン状態にしてキャパシタＣ１に制御電
圧ＶＢ２を供給する。また、タイミング信号ＣＫ２のハ
イレベルによりＭＯＳＦＥＴＱＩ Ｏをオフ状態にして
制御電圧ＶＢ３がら遮断するとともに、タイミング信号
ＣＫ３のハイレベルによりＭＯＳＦＥＴＱ８をオン状態
にして、キャパシタｃ２をリセット状態にさせる。
動作を行う前に先立って、次のようなオフセットキャン
セル動作が行われる。すなわち、第５図においてスイッ
チ回路ＳＷは差動増幅回路Ａ ｍ ｐの非反転入力（＋
）に基準電圧Ｖｒｅｆを供給するようスイッチ制御され
る。この状態において、前記オフセットキャンセル動作
と同様にタイミング信号ＣＫＩのハイレベルによりＭＯ
５ＦＥＴＱ９をオン状態にしてキャパシタＣ１に制御電
圧ＶＢ２を供給する。また、タイミング信号ＣＫ２のハ
イレベルによりＭＯＳＦＥＴＱＩ Ｏをオフ状態にして
制御電圧ＶＢ３がら遮断するとともに、タイミング信号
ＣＫ３のハイレベルによりＭＯＳＦＥＴＱ８をオン状態
にして、キャパシタｃ２をリセット状態にさせる。
次に、タイミング信号ＣＫＩ〜ＣＫ３をロウレベルにす
ると、ＭＯ５ＦＥＴＱ９とＱ８とがオフ状態になり、Ｍ
ＯＳＦＥＴＱＩ Ｏがオン状態になる。これにより、一
方のキャパシタｃ１には、上記制御電圧ＶＢ２が保持さ
れ、他方キャパシタＣ２には、ＭＯＳＦＥＴＱＩＯを通
して制御電圧■Ｂ３により充電が開始される。したがっ
て、この時にはＭＯ５ＦＥＴＱ５のインピーダンス特性
がＭＯＳＦＥＴＱ７に比べて小さくなついるので、例え
ば、差動増幅回路Ａ ｍ ｐの出力電圧ＶｏｕＬは基準
電圧Ｖｒｅｆに対して負のオフセフ）電圧を持つように
され、このオフセット電圧は同図に一点鎖線で示すよう
に上記キャパシタｃ２への充電動作とともに徐々に小さ
くなる。そして、両者のレベル関係が反転すると電圧比
較回路ＶＣは、このレベル反転を検出して、上記タイミ
ング信号ＣＫ２をロウレベルからハイレベルに変化させ
る。これにより、ＭＯＳＦＥＴＱＩ Ｏがオフ状態にな
るので、その時の制御電圧、言い換えるならば、オフセ
ットが生じないような制御電圧がキャパシタＣ２に保持
される。
ると、ＭＯ５ＦＥＴＱ９とＱ８とがオフ状態になり、Ｍ
ＯＳＦＥＴＱＩ Ｏがオン状態になる。これにより、一
方のキャパシタｃ１には、上記制御電圧ＶＢ２が保持さ
れ、他方キャパシタＣ２には、ＭＯＳＦＥＴＱＩＯを通
して制御電圧■Ｂ３により充電が開始される。したがっ
て、この時にはＭＯ５ＦＥＴＱ５のインピーダンス特性
がＭＯＳＦＥＴＱ７に比べて小さくなついるので、例え
ば、差動増幅回路Ａ ｍ ｐの出力電圧ＶｏｕＬは基準
電圧Ｖｒｅｆに対して負のオフセフ）電圧を持つように
され、このオフセット電圧は同図に一点鎖線で示すよう
に上記キャパシタｃ２への充電動作とともに徐々に小さ
くなる。そして、両者のレベル関係が反転すると電圧比
較回路ＶＣは、このレベル反転を検出して、上記タイミ
ング信号ＣＫ２をロウレベルからハイレベルに変化させ
る。これにより、ＭＯＳＦＥＴＱＩ Ｏがオフ状態にな
るので、その時の制御電圧、言い換えるならば、オフセ
ットが生じないような制御電圧がキャパシタＣ２に保持
される。
この場合、上記電圧比較回路ＶＣにおいてもオフセント
電圧が存在するものであるが、その出力が反転するタイ
ミングでは、それ自身が持つオフセット電圧を含めて上
記のように基準電圧Ｖｒｅｆと差動増幅回路Ａ ｍ ｐ
の出力電圧ＶｏｕｔとかばＮ′一致したこと検出するも
のである。したがって、上記のようなオフセットキャン
セル動作の後、スイッチ回路ＳＷを切り換えて入力端子
ＩＮから供。
電圧が存在するものであるが、その出力が反転するタイ
ミングでは、それ自身が持つオフセット電圧を含めて上
記のように基準電圧Ｖｒｅｆと差動増幅回路Ａ ｍ ｐ
の出力電圧ＶｏｕｔとかばＮ′一致したこと検出するも
のである。したがって、上記のようなオフセットキャン
セル動作の後、スイッチ回路ＳＷを切り換えて入力端子
ＩＮから供。
給されるアナログ信号を差動増幅回路Ａｍｐの非反転入
力（＋）に供給し、それに従った出力電圧Ｖｏｕｔを形
成し、電圧比較回路ＶＣにより基準電圧Ｖｒｅｆに対し
てハイレベルかロウレベルかの２値判定を行う電圧比較
動作にあっては、差動増幅回路Ａ ｍ ｐと電圧比較回
路ＶＣとの両オフセット電圧が存在しないとみなすこと
ができる。
力（＋）に供給し、それに従った出力電圧Ｖｏｕｔを形
成し、電圧比較回路ＶＣにより基準電圧Ｖｒｅｆに対し
てハイレベルかロウレベルかの２値判定を行う電圧比較
動作にあっては、差動増幅回路Ａ ｍ ｐと電圧比較回
路ＶＣとの両オフセット電圧が存在しないとみなすこと
ができる。
（１）可変インピーダンス手段により差動増幅回路の負
荷をアンバランス状態にしておいて、それを修正する方
向に一方の可変インピーダンス手段を制御して、オフセ
ントがキャンセルされた時点でその可変インピーダンス
手段の制御電圧のキャパシタに保持させるというオフセ
ントキャンセル動作にあたり、上記差動増幅回路をオー
ブンループ状態で動作させることにより、そのオフセッ
ト電圧を増幅させて出力させる。これにより、上記オフ
セットがキャンセルされたか否かを識別する電圧比較回
路の持つオフセント電圧を無視することができるから差
動増幅回路の低オフセツト化を実現することができると
いう効果が得られる。
荷をアンバランス状態にしておいて、それを修正する方
向に一方の可変インピーダンス手段を制御して、オフセ
ントがキャンセルされた時点でその可変インピーダンス
手段の制御電圧のキャパシタに保持させるというオフセ
ントキャンセル動作にあたり、上記差動増幅回路をオー
ブンループ状態で動作させることにより、そのオフセッ
ト電圧を増幅させて出力させる。これにより、上記オフ
セットがキャンセルされたか否かを識別する電圧比較回
路の持つオフセント電圧を無視することができるから差
動増幅回路の低オフセツト化を実現することができると
いう効果が得られる。
（２）上記差動増幅回路の持つオフセット電圧をそのオ
ーブンループ利得により増幅させて出力させることによ
り、その極性反転を識別する電圧比較回路として論理ゲ
ート回路等実質的に大きなオフセット電圧を持つ電圧比
較回路を使用できる。これにより、回路の簡素化を実現
することができるという効果が得られる。
ーブンループ利得により増幅させて出力させることによ
り、その極性反転を識別する電圧比較回路として論理ゲ
ート回路等実質的に大きなオフセット電圧を持つ電圧比
較回路を使用できる。これにより、回路の簡素化を実現
することができるという効果が得られる。
（３）可変インピーダンス手段により差動増幅回路の負
荷をアンバランス状態にしておいて、それを修正する方
向に一方の可変インピーダンス手段を制御して、オフセ
ットがキャンセルされたことを検出する電圧比較回路か
らアナログ入力電圧の２値化出力信号を得ることにより
、差動増幅回路及び電圧比較回路の両オフセット電圧を
キャンセルさせた２値化出力信号を得ることができると
いう効果が得られる。
荷をアンバランス状態にしておいて、それを修正する方
向に一方の可変インピーダンス手段を制御して、オフセ
ットがキャンセルされたことを検出する電圧比較回路か
らアナログ入力電圧の２値化出力信号を得ることにより
、差動増幅回路及び電圧比較回路の両オフセット電圧を
キャンセルさせた２値化出力信号を得ることができると
いう効果が得られる。
（４）上記電圧比較回路から２値化出力信号を得ること
により、電圧比較回路をオフセットキャンセル動作と２
値化動作の双方に利用できるため、回路の簡素化を実現
することができるという効果が得られる。
により、電圧比較回路をオフセットキャンセル動作と２
値化動作の双方に利用できるため、回路の簡素化を実現
することができるという効果が得られる。
（５）一定周期毎に可変インピーダンス手段を用いて、
オフセットキャンセル動作を行わせることにより、差動
増幅回路（又は差動増幅回路と電圧比較回路）における
経時的な特性のバラツキにより生じるオフセントをもキ
ャンセルさせることができるという効果が得られる。
オフセットキャンセル動作を行わせることにより、差動
増幅回路（又は差動増幅回路と電圧比較回路）における
経時的な特性のバラツキにより生じるオフセントをもキ
ャンセルさせることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路において、差動増幅回路Ａｍｐは、利得設定のた
めの負帰還回路を設けるものであってもよい。第３図に
示した差動増幅回路を構成するＭＯＳＦＥＴの導電型は
全て逆にするものであってもよい。また、Ｎチャンネ／
Ｉ／ＭＯ５ＦＥＴ又はＰチャンネルＭＯｓＦＥＴのみに
よって構成するものであってもよい、さらに、差動増幅
素子は、上記ＭＯＳＦＥＴの化バイポーラトランジスタ
を用いるものであってもよい、差動増幅回路における負
荷回路は、上記電流ミラー回路を利用したアクティブ負
荷の他、固定抵抗又は抵抗手段としてのＭＯＳ Ｆ Ｅ
Ｔ等を用いるものであってもよい、そして、可変インピ
ーダンス手段としての上記ＭＯＳＦＥＴＱ５．Ｑ７は、
予め異なるコンダクタンス特性としておいて、同じ制御
電圧を供給するようにするものであってもよい。また、
予め固定インピーダンスによる上記負荷回路にオフセッ
トを持たせておいて、一方に上記可変インピーダンス手
段を設けるものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路において、差動増幅回路Ａｍｐは、利得設定のた
めの負帰還回路を設けるものであってもよい。第３図に
示した差動増幅回路を構成するＭＯＳＦＥＴの導電型は
全て逆にするものであってもよい。また、Ｎチャンネ／
Ｉ／ＭＯ５ＦＥＴ又はＰチャンネルＭＯｓＦＥＴのみに
よって構成するものであってもよい、さらに、差動増幅
素子は、上記ＭＯＳＦＥＴの化バイポーラトランジスタ
を用いるものであってもよい、差動増幅回路における負
荷回路は、上記電流ミラー回路を利用したアクティブ負
荷の他、固定抵抗又は抵抗手段としてのＭＯＳ Ｆ Ｅ
Ｔ等を用いるものであってもよい、そして、可変インピ
ーダンス手段としての上記ＭＯＳＦＥＴＱ５．Ｑ７は、
予め異なるコンダクタンス特性としておいて、同じ制御
電圧を供給するようにするものであってもよい。また、
予め固定インピーダンスによる上記負荷回路にオフセッ
トを持たせておいて、一方に上記可変インピーダンス手
段を設けるものであってもよい。
この発明は、差動増幅回路として広く利用でき、特に低
オフセント電圧が要求されるＡ／Ｄ、Ｄ／Ａ変換回路、
又はファクシミリ装置における画像信号の２値化回路等
に利用して有効な効果を奏するものである。
オフセント電圧が要求されるＡ／Ｄ、Ｄ／Ａ変換回路、
又はファクシミリ装置における画像信号の２値化回路等
に利用して有効な効果を奏するものである。
第１図は、この発明の一実施例を示すブロック図・
第２図は、そのスイッチ回路の一実施例を示す回路図、
第３図は、上記第１図における差動増幅回路の一実施例
を示す回路図、 第４図は、そのオフセントキャンセル動作＋作の一例を
示すタイミング図、 第５図は、この発明の他の一実施例を示すブロック図、 第６図は、そのオフセントキャンセル動作の一例を示す
タイミング図である。
を示す回路図、 第４図は、そのオフセントキャンセル動作＋作の一例を
示すタイミング図、 第５図は、この発明の他の一実施例を示すブロック図、 第６図は、そのオフセントキャンセル動作の一例を示す
タイミング図である。
Claims (1)
- 【特許請求の範囲】 １、差動増幅素子と、これらの差動増幅素子にそれぞれ
設けられた負荷回路の一部を構成し、そのゲートに制御
電圧が供給される可変インピーダンス手段としてのＭＯ
ＳＦＥＴとを含み、第１のスイッチ回路により利得設定
のための負帰還回路が接続される差動増幅回路と、上記
差動増幅素子に選択的に同じ入力電圧を供給する第２の
スイッチ回路と、上記差動増幅回路の出力電圧と上記入
力電圧とを受ける比較回路と、上記スイッチ回路の制御
信号と上記可変インピーダンス手段としてのＭＯＳＦＥ
Ｔのインピーダンスをアンバランスとした状態から出力
電圧の差が少なくなる方向に一方のＭＯＳＦＥＴのゲー
トに供給される制御電圧を形成する制御回路とを含み、
上記差動増幅回路の差動増幅動作に先立って上記制御回
路により第１のスイッチ回路をオフ状態に、第２のスイ
ッチ回路をオン状態にして上記制御電圧を変化させ、上
記電圧比較回路の出力が反転した時点で上記一方のＭＯ
ＳＦＥＴのゲートに供給される制御電圧の変化を停止さ
せるものとしたことを特徴とする差動増幅回路。 ２、上記可変インピーダンス手段としての一対のＭＯＳ
ＦＥＴのゲートには、それぞれ上記制御信号を保持する
キャパシタが設けられるものであり、そのインピーダン
スをアンバラスンにする手段は、一方のキャパシタの電
荷を放電させるＭＯＳＦＥＴにより行うものであること
を特徴とする特許請求の範囲第１項記載の差動増幅回路
。 ３、上記スイッチ回路は、並列形態にされた一対のＮチ
ャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとに
より構成されたＣＭＯＳスイッチ回路であることを特徴
とする特許請求の範囲第１又は第２項記載の差動増幅回
路。 ４、差動増幅素子と、これらの差動増幅素子にそれぞれ
設けられた負荷回路の一部を構成し、そのゲートに制御
電圧が供給される可変インピーダンス手段としてのＭＯ
ＳＦＥＴとを含む差動増幅回路と、上記差動増幅回路の
入力端子に基準電圧を供給するスイッチ回路と、上記差
動増幅回路の出力電圧と上記基準電圧とを受ける電圧比
較回路と、上記スイッチ回路の制御信号と上記可変イン
ピーダンス手段としてのＭＯＳＦＥＴのインピーダンス
をアンバランスとした状態から出力電圧の差が少なくな
る方向に一方のＭＯＳＦＥＴのゲートに供給される制御
電圧を形成する制御回路とを含み、上記差動増幅回路の
差動増幅動作に先立って上記制御回路によりスイッチ回
路をオン状態にして上記制御電圧を変化させ、上記電圧
比較回路の出力が反転した時点で上記一方のＭＯＳＦＥ
Ｔのゲートに供給される制御電圧の変化を停止させると
ともに、上記スイッチ回路をオフ状態にして電圧比較回
路の出力端子から２値信号を送出するものとしたことを
特徴とする差動増幅回路。 ５、上記可変インピーダンス手段としての一対のＭＯＳ
ＦＥＴのゲートには、それぞれ上記制御信号を保持する
キャパシタが設けられるものであり、そのインピーダン
スをアンバラスンにする手段は、一方のキャパシタの電
荷を放電させるＭＯＳＦＥＴにより行うものであること
を特徴とする特許請求の範囲第４項記載の差動増幅回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173327A JPS6152012A (ja) | 1984-08-22 | 1984-08-22 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173327A JPS6152012A (ja) | 1984-08-22 | 1984-08-22 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152012A true JPS6152012A (ja) | 1986-03-14 |
Family
ID=15958375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173327A Pending JPS6152012A (ja) | 1984-08-22 | 1984-08-22 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152012A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129848A (ja) * | 1991-11-01 | 1993-05-25 | Nippondenso Co Ltd | 差動増幅器のオフセツト電圧補償回路 |
| EP0786899A3 (en) * | 1996-01-25 | 1998-10-14 | Hewlett-Packard Company | Image signal read-out circuitry with offset correction |
| US5867062A (en) * | 1996-11-20 | 1999-02-02 | Nec Corporation | DC-offset canceler circuit and differential amplifier circuit equipped therewith |
| US6111965A (en) * | 1996-07-26 | 2000-08-29 | Stmicrolectronics Gmbh | Method and apparatus for offset compensation of a signal processing circuit |
| WO2003103141A1 (ja) * | 2002-05-31 | 2003-12-11 | ソニー株式会社 | 差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器 |
-
1984
- 1984-08-22 JP JP59173327A patent/JPS6152012A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129848A (ja) * | 1991-11-01 | 1993-05-25 | Nippondenso Co Ltd | 差動増幅器のオフセツト電圧補償回路 |
| EP0786899A3 (en) * | 1996-01-25 | 1998-10-14 | Hewlett-Packard Company | Image signal read-out circuitry with offset correction |
| US6111965A (en) * | 1996-07-26 | 2000-08-29 | Stmicrolectronics Gmbh | Method and apparatus for offset compensation of a signal processing circuit |
| US5867062A (en) * | 1996-11-20 | 1999-02-02 | Nec Corporation | DC-offset canceler circuit and differential amplifier circuit equipped therewith |
| WO2003103141A1 (ja) * | 2002-05-31 | 2003-12-11 | ソニー株式会社 | 差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器 |
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