JPS6153860B2 - - Google Patents
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- JPS6153860B2 JPS6153860B2 JP52054282A JP5428277A JPS6153860B2 JP S6153860 B2 JPS6153860 B2 JP S6153860B2 JP 52054282 A JP52054282 A JP 52054282A JP 5428277 A JP5428277 A JP 5428277A JP S6153860 B2 JPS6153860 B2 JP S6153860B2
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- well region
- capacitor
- capacitance
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/16—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
本発明は、容量素子の回路接続方式に関し、特
にCMOS（コンプリメンタリ・MOS）回路等の
半導体集積回路装置に関する。以下の説明では、
特にCMOS発振回路を例にとり本発明の具体的内
容を記述する。
にCMOS（コンプリメンタリ・MOS）回路等の
半導体集積回路装置に関する。以下の説明では、
特にCMOS発振回路を例にとり本発明の具体的内
容を記述する。
一般に、ｐチヤンネルMISFETとｎチヤンネ
ルMISFETを直列接続し、両MISFETのゲート
に入力信号を共通に印加することによつて相補動
作を行わせるCMOS増幅回路を用いた発振回路が
知られている。
ルMISFETを直列接続し、両MISFETのゲート
に入力信号を共通に印加することによつて相補動
作を行わせるCMOS増幅回路を用いた発振回路が
知られている。
ところで、本願発明者は、上記CMOS増幅回路
を用いた発振回路を改良して低消費電力化が図れ
る第１図に示すような発振回路を先に提案した。
を用いた発振回路を改良して低消費電力化が図れ
る第１図に示すような発振回路を先に提案した。
すなわち、同図に示すように、電源端子ＶDD側
に設けられたｐチヤンネルFETMpと電源端子Ｖ
SS側に設けられたｎチヤンネルFETMoとを負荷
抵抗ＲL1，ＲL2を介して接続し、上記FETMp、
FETMoのそれぞれのゲート・ドレイン間にはバ
イアス抵抗ＲF1，ＲF2を接続し、両FETのゲート
は直流カツト用コンデンサＣOを介して接続し、
もつて増幅回路を構成し、この増幅回路の入出力
間に設けられた水晶振動子Ｘと接地側に設けられ
たコンデンサＣG，ＣDとによつて正帰還回路を構
成し、発振回路を得るものである。なお、図中一
点鎖線で囲まれた部分１がIC内部である。
に設けられたｐチヤンネルFETMpと電源端子Ｖ
SS側に設けられたｎチヤンネルFETMoとを負荷
抵抗ＲL1，ＲL2を介して接続し、上記FETMp、
FETMoのそれぞれのゲート・ドレイン間にはバ
イアス抵抗ＲF1，ＲF2を接続し、両FETのゲート
は直流カツト用コンデンサＣOを介して接続し、
もつて増幅回路を構成し、この増幅回路の入出力
間に設けられた水晶振動子Ｘと接地側に設けられ
たコンデンサＣG，ＣDとによつて正帰還回路を構
成し、発振回路を得るものである。なお、図中一
点鎖線で囲まれた部分１がIC内部である。
上記構成の発振回路によると、増幅回路の相補
型インバータには負荷抵抗ＲL1，ＲL2が設けられ
ているため、この抵抗値を各FETMp，Ｍoのオン
時におけるソース・ドレイン間抵抗値に対して高
くすることにより、この増幅回路の入出力伝達曲
線を急峻にすることが出来ると共にゲート・ソー
ス間のバイアス電圧はそのしきい値電圧に近づ
き、消費電力の減少を図ることができる。また、
各FETMp，Ｍoのゲート・ドレイン間に接続され
たバイアス抵抗ＲF1，ＲF2はそれぞれFETMp，
Ｍoのゲート電位をドレインのそれとほぼ等しい
直流電位にバイアスする働きがあり、その抵抗値
が低い程バイアス点の安定性が良く、また高い程
増幅率を高く維持できるという効果を発揮させる
ものである。さらに、これらの抵抗ＲL1，ＲL2，
ＲF1，ＲF2としては、PN接合で半導体基板から
分離された半導体抵抗、多結晶シリコン体の抵抗
やMISFETのゲートに固定電圧（電源電圧、接
地電圧）を印加してソース・ドレイン間のチヤン
ネル抵抗を利用したFET抵抗を使用することが
でき、この場合FET等と一緒に一つの半導体チ
ツプに内蔵（集積化）することができる。さらに
また、入力信号からの直流成分は直流カツト用コ
ンデンサＣOによつてカツトされるから
FETMp，Ｍoのバイアス点はそれぞれ影響される
ことなく個別的に定まる。
型インバータには負荷抵抗ＲL1，ＲL2が設けられ
ているため、この抵抗値を各FETMp，Ｍoのオン
時におけるソース・ドレイン間抵抗値に対して高
くすることにより、この増幅回路の入出力伝達曲
線を急峻にすることが出来ると共にゲート・ソー
ス間のバイアス電圧はそのしきい値電圧に近づ
き、消費電力の減少を図ることができる。また、
各FETMp，Ｍoのゲート・ドレイン間に接続され
たバイアス抵抗ＲF1，ＲF2はそれぞれFETMp，
Ｍoのゲート電位をドレインのそれとほぼ等しい
直流電位にバイアスする働きがあり、その抵抗値
が低い程バイアス点の安定性が良く、また高い程
増幅率を高く維持できるという効果を発揮させる
ものである。さらに、これらの抵抗ＲL1，ＲL2，
ＲF1，ＲF2としては、PN接合で半導体基板から
分離された半導体抵抗、多結晶シリコン体の抵抗
やMISFETのゲートに固定電圧（電源電圧、接
地電圧）を印加してソース・ドレイン間のチヤン
ネル抵抗を利用したFET抵抗を使用することが
でき、この場合FET等と一緒に一つの半導体チ
ツプに内蔵（集積化）することができる。さらに
また、入力信号からの直流成分は直流カツト用コ
ンデンサＣOによつてカツトされるから
FETMp，Ｍoのバイアス点はそれぞれ影響される
ことなく個別的に定まる。
したがつて、高安定かつ低消費電力化の図れる
発振回路が得られる。
発振回路が得られる。
ところで、かかる発振回路を構成する増幅回路
の直流カツト用コンデンサＣOは一般に第２図の
構造断面図に示すように、ｎ型半導体基板２内に
形成されるｐ型ウエル領域３と、その上部にゲー
ト絶縁膜４を介して形成されたゲート電極５とを
端子とするゲート容量ＣOを用いるものである。
なお、第２図におけるp+領域６は電極取出用で
ある。
の直流カツト用コンデンサＣOは一般に第２図の
構造断面図に示すように、ｎ型半導体基板２内に
形成されるｐ型ウエル領域３と、その上部にゲー
ト絶縁膜４を介して形成されたゲート電極５とを
端子とするゲート容量ＣOを用いるものである。
なお、第２図におけるp+領域６は電極取出用で
ある。
ところで、上記第２図に示したような構造のコ
ンデンサにおいては、上記ｎ型半導体基板２とｐ
型ウエル領域３との間に寄生容量ＣXが生じ、こ
れが回路動作に悪影響を及ぼすという問題を有す
る。ちなみに、所定の直流カツト機能を持させる
ような値に上記ゲート容量ＣOを設計すると、寄
生容量ＣXは10pF〜15pFの大きさになつてしま
う。
ンデンサにおいては、上記ｎ型半導体基板２とｐ
型ウエル領域３との間に寄生容量ＣXが生じ、こ
れが回路動作に悪影響を及ぼすという問題を有す
る。ちなみに、所定の直流カツト機能を持させる
ような値に上記ゲート容量ＣOを設計すると、寄
生容量ＣXは10pF〜15pFの大きさになつてしま
う。
かかる寄生容量は上記第１図の発振回路におけ
る点線で示した容量ＣXとして存在することにな
り、帰還回路に用いられる外付用コンデンサＣ
G，ＣOの値（約20pF）と同程度のものとなる。
この外付用コンデンサＣG，ＣDはその容量値を調
整して周波数を調整する、いわゆる微調整に用い
られるものであるが、上記寄生容量ＣXの存在に
よつて調整自由度が大幅に減少するという問題を
有する。また、この寄生容量ＣXは上記発振回路
の帰還回路を除いて個別的に増幅回路として使用
した場合にも問題となるものである。
る点線で示した容量ＣXとして存在することにな
り、帰還回路に用いられる外付用コンデンサＣ
G，ＣOの値（約20pF）と同程度のものとなる。
この外付用コンデンサＣG，ＣDはその容量値を調
整して周波数を調整する、いわゆる微調整に用い
られるものであるが、上記寄生容量ＣXの存在に
よつて調整自由度が大幅に減少するという問題を
有する。また、この寄生容量ＣXは上記発振回路
の帰還回路を除いて個別的に増幅回路として使用
した場合にも問題となるものである。
本発明の一つの目的は、寄生容量の影響を低減
することができるコンデンサの接続方式を提供す
ることにある。は直流カツト用コンデンサの寄生
容量を少なくし、低消費電力化の図れる増幅回路
又は発振回路を提供することにある。
することができるコンデンサの接続方式を提供す
ることにある。は直流カツト用コンデンサの寄生
容量を少なくし、低消費電力化の図れる増幅回路
又は発振回路を提供することにある。
上記目的を達成するための本発明の一実施例
は、ｐチヤンネル型MISFETとｎチヤンネル型
MISFETの各ドレイン間を負荷抵抗を介して相
互に接続し、上記両MISFETを電源端子間に直
列接続し、それらのゲート間を直流カツト用コン
デンサを介して接続してなる増幅回路であつて、
上記直流カツト用コンデンサを、半導体集積回路
内に形成され、ウエル領域部とゲート電極を２端
子とするゲート容量で構成するとともに、上記ウ
エル領域と半導体基板間に存する寄生容量を減少
させるようにしたことを特徴とするものである。
は、ｐチヤンネル型MISFETとｎチヤンネル型
MISFETの各ドレイン間を負荷抵抗を介して相
互に接続し、上記両MISFETを電源端子間に直
列接続し、それらのゲート間を直流カツト用コン
デンサを介して接続してなる増幅回路であつて、
上記直流カツト用コンデンサを、半導体集積回路
内に形成され、ウエル領域部とゲート電極を２端
子とするゲート容量で構成するとともに、上記ウ
エル領域と半導体基板間に存する寄生容量を減少
させるようにしたことを特徴とするものである。
以下実施例にそつて図面を参照し本発明を具体
的に説明する。
的に説明する。
第３図は本発明の一実施例を示すものであり、
本発明に係る増幅回路を用いた発振回路の回路図
である。同図に示すように、高電圧電源端子ＶDD
側に設けられたｐチヤンネルFETMpと、低電圧
電源端子ＶSS側に設けられたｎチヤンネル
FETMoとを負荷抵抗ＲL1，ＲL2を介して接続
し、上記FETMp，Ｍoのそれぞれのゲート・ドレ
イン間にはバイアス抵抗ＲF1，ＲF2を接続し、両
FETのゲートは直流カツト用コンデンサＣOを介
して接続し、もつて増幅回路を構成するととも
に、この増幅回路の入出力間に設けられた水晶振
動子Ｘと接地側に設けられたコンデンサＣG，ＣD
とによつて正帰還回路を構成し、発振回路を得
る。なお、図中一点鎖線で囲まれた部分１がIC
内部である。そして、本発明はその目的を達成す
るために、上記直流カツト用コンデンサＣOを下
記第４図に示すような構成とする。
本発明に係る増幅回路を用いた発振回路の回路図
である。同図に示すように、高電圧電源端子ＶDD
側に設けられたｐチヤンネルFETMpと、低電圧
電源端子ＶSS側に設けられたｎチヤンネル
FETMoとを負荷抵抗ＲL1，ＲL2を介して接続
し、上記FETMp，Ｍoのそれぞれのゲート・ドレ
イン間にはバイアス抵抗ＲF1，ＲF2を接続し、両
FETのゲートは直流カツト用コンデンサＣOを介
して接続し、もつて増幅回路を構成するととも
に、この増幅回路の入出力間に設けられた水晶振
動子Ｘと接地側に設けられたコンデンサＣG，ＣD
とによつて正帰還回路を構成し、発振回路を得
る。なお、図中一点鎖線で囲まれた部分１がIC
内部である。そして、本発明はその目的を達成す
るために、上記直流カツト用コンデンサＣOを下
記第４図に示すような構成とする。
すなわち、第４図は上記直流カツト用コンデン
サＣOとして実際に使われるものの一実施例構造
を示す断面図である。その構造は、ｎ型半導体基
板２内に形成されたｐ型ウエル領域３と、このウ
エル領域の上部にゲート酸化膜７を介して形成さ
れたゲート領域８とをコンデンサＣOの２端子と
し、その間に存するゲート容量を用いるものであ
る。なお、ｐ型ウエル領域３とｎ型基板２に亘つ
て設けられたp+型領域１０はウエル領域用電極
取り出し口であり、９は酸化保護膜であり、１１
は厚い酸化膜部分である。また、，は電極端
子である。そして、かかる構造のゲート容量の接
続は、第３図に示すように、ゲート電極端子を
高電圧電源ＶDD側に設けられたｐチヤンネル
FETMpのゲートに、ウエル領域電極端子を低
電圧電源ＶSS側に設けられたｎチヤンネル
FETMoのゲートにそれぞれ接続する。
サＣOとして実際に使われるものの一実施例構造
を示す断面図である。その構造は、ｎ型半導体基
板２内に形成されたｐ型ウエル領域３と、このウ
エル領域の上部にゲート酸化膜７を介して形成さ
れたゲート領域８とをコンデンサＣOの２端子と
し、その間に存するゲート容量を用いるものであ
る。なお、ｐ型ウエル領域３とｎ型基板２に亘つ
て設けられたp+型領域１０はウエル領域用電極
取り出し口であり、９は酸化保護膜であり、１１
は厚い酸化膜部分である。また、，は電極端
子である。そして、かかる構造のゲート容量の接
続は、第３図に示すように、ゲート電極端子を
高電圧電源ＶDD側に設けられたｐチヤンネル
FETMpのゲートに、ウエル領域電極端子を低
電圧電源ＶSS側に設けられたｎチヤンネル
FETMoのゲートにそれぞれ接続する。
以上構成の直流カツト用コンデンサＣOを用い
ることによつて寄生容量を減少できる理由は下記
の通りである。
ることによつて寄生容量を減少できる理由は下記
の通りである。
第５図は上記理由を説明するための接合容量Ｃ
jと、接合部に印加される逆バイアス電圧との関
係を示す特性曲線図である。すなわち、同図に示
すように両者は反比例にあり、逆バイアス電圧を
高くすると接合容量値が小さくなることを示して
いる。
jと、接合部に印加される逆バイアス電圧との関
係を示す特性曲線図である。すなわち、同図に示
すように両者は反比例にあり、逆バイアス電圧を
高くすると接合容量値が小さくなることを示して
いる。
ところで、第３図及び第４図を考察すると、高
電圧電源ＶDD側のFETMpのゲート点の電位よ
りも、低電圧電源ＶSS側のFETMoのゲート点
の電位のほうが、ＶDD（＋）（ｎ型基板２）に対
してより負電位になつており、ウエル領域３とｎ
型基板２との間の逆方向バイアスが高くなり、寄
生容量としての接合容量を減少させることができ
る。したがつて、かかる容量を用いた増幅回路又
は発振回路では寄生容量に起因する問題がなくな
る。
電圧電源ＶDD側のFETMpのゲート点の電位よ
りも、低電圧電源ＶSS側のFETMoのゲート点
の電位のほうが、ＶDD（＋）（ｎ型基板２）に対
してより負電位になつており、ウエル領域３とｎ
型基板２との間の逆方向バイアスが高くなり、寄
生容量としての接合容量を減少させることができ
る。したがつて、かかる容量を用いた増幅回路又
は発振回路では寄生容量に起因する問題がなくな
る。
第６図は上記直流カツト用コンデンサＣOの他
の構成を示す構造断面図である。同図に示すよう
に、その構造は上記第４図に示したものとほぼ同
様であるが、特にゲート領域８を一般のｎタイプ
からｐタイプに替えたことに特徴を有する。すな
わち、これによつて、ゲート容量ＣOの単位面積
当りの容量値を大きくするようにしている。その
理由を以下に説明する。
の構成を示す構造断面図である。同図に示すよう
に、その構造は上記第４図に示したものとほぼ同
様であるが、特にゲート領域８を一般のｎタイプ
からｐタイプに替えたことに特徴を有する。すな
わち、これによつて、ゲート容量ＣOの単位面積
当りの容量値を大きくするようにしている。その
理由を以下に説明する。
第７図は上記理由を説明するためのものであ
り、ゲート領域がｎタイプの場合と、ｐタイプ
の場合それぞれのゲート容量とゲート電圧との
関係を示す特性曲線図である。同図に示すよう
に、MOSのゲート容量はゲート膜厚で規定され
る容量を最大として、基板上にチヤンネルが出来
るに従つて減少する。したがつて、ゲート電圧が
ほぼスレツシヨルド電圧Ｖtho，Ｖthpに等しいと
ころで最少となる。そして、ゲート部をｎタイプ
からｐタイプに代えることによつて、より仕事関
数差がなくなり、スレツシヨルド電圧は図のよう
にＶtho→Ｖthpと正の方向になり、容量特性はシ
フトする。このシフト容量はほぼ２φFに等しく
約0.6V程度となる。したがつて、ｐタイプを用
いるとゲート容量が減少しない領域で使用するこ
とができ、単位面積当りの容量値を大きくとれ、
これに付随して面積を少なく構成できるので、ｎ
型基板との間に存する寄生容量を小さくすること
ができるのである。なお、上記のようにゲート領
域をｎタイプからｐタイプに変える方法は、通常
のCMOS工程において、工程の追加なしで形成す
ることができるものである。
り、ゲート領域がｎタイプの場合と、ｐタイプ
の場合それぞれのゲート容量とゲート電圧との
関係を示す特性曲線図である。同図に示すよう
に、MOSのゲート容量はゲート膜厚で規定され
る容量を最大として、基板上にチヤンネルが出来
るに従つて減少する。したがつて、ゲート電圧が
ほぼスレツシヨルド電圧Ｖtho，Ｖthpに等しいと
ころで最少となる。そして、ゲート部をｎタイプ
からｐタイプに代えることによつて、より仕事関
数差がなくなり、スレツシヨルド電圧は図のよう
にＶtho→Ｖthpと正の方向になり、容量特性はシ
フトする。このシフト容量はほぼ２φFに等しく
約0.6V程度となる。したがつて、ｐタイプを用
いるとゲート容量が減少しない領域で使用するこ
とができ、単位面積当りの容量値を大きくとれ、
これに付随して面積を少なく構成できるので、ｎ
型基板との間に存する寄生容量を小さくすること
ができるのである。なお、上記のようにゲート領
域をｎタイプからｐタイプに変える方法は、通常
のCMOS工程において、工程の追加なしで形成す
ることができるものである。
第８図及び第９図は上記直流カツト用コンデン
サＣOを構成する場合のさらに他の実施例を示す
構造断面図である。
サＣOを構成する場合のさらに他の実施例を示す
構造断面図である。
第８図は、上記第６図のような構造において、
ゲート領域８の上部からボロン等のｐ型不純物を
イオン打込みにより打込んで、ｐ型ウエル領域３
の上部に高濃度不純物領域１２を形成したもので
ある。
ゲート領域８の上部からボロン等のｐ型不純物を
イオン打込みにより打込んで、ｐ型ウエル領域３
の上部に高濃度不純物領域１２を形成したもので
ある。
第９図は、ｎ型半導体基板２内に形成されたｐ
型ウエル領域３と、このウエル領域上部に形成さ
れたゲート絶縁膜７と、このゲート絶縁膜上部で
あつて、上記ウエル領域３の表面積よりも狭く形
成されたゲート領域８とからなるゲート容量にお
いて、上記ゲート領域８の上部からリンなどのｎ
型不純物をイオン打込みにより打ち込むことによ
つて上記第８図に示したものとは逆導電型
（n+）の高濃度不純物領域１３を形成したところ
に特徴を有するものである。
型ウエル領域３と、このウエル領域上部に形成さ
れたゲート絶縁膜７と、このゲート絶縁膜上部で
あつて、上記ウエル領域３の表面積よりも狭く形
成されたゲート領域８とからなるゲート容量にお
いて、上記ゲート領域８の上部からリンなどのｎ
型不純物をイオン打込みにより打ち込むことによ
つて上記第８図に示したものとは逆導電型
（n+）の高濃度不純物領域１３を形成したところ
に特徴を有するものである。
上記第８図及び第９図に示した構成によると、
いずれもゲート直下の不純物濃度が高いため、そ
こに反転層や出来にくくなり、したがつて、単位
面積当りの容量値を大きくとれ、これに付随して
面積を少なく構成できるので、ｎ型基板との間に
存する寄生容量を小さくすることができる。ま
た、このように反転層が出来にくいようにすれ
ば、電圧依存性のない容量としても使用できる。
いずれもゲート直下の不純物濃度が高いため、そ
こに反転層や出来にくくなり、したがつて、単位
面積当りの容量値を大きくとれ、これに付随して
面積を少なく構成できるので、ｎ型基板との間に
存する寄生容量を小さくすることができる。ま
た、このように反転層が出来にくいようにすれ
ば、電圧依存性のない容量としても使用できる。
以上のような本発明によれば、寄生容量を減少
させることができ、したがつて、かかる容量を用
いれば、寄生容量の少ない低消費電力化の増幅回
路又は発振回路を提供することができる。
させることができ、したがつて、かかる容量を用
いれば、寄生容量の少ない低消費電力化の増幅回
路又は発振回路を提供することができる。
本発明は上記実施例に限定されず、種々の変形
を用いることができる。
を用いることができる。
例えば、上記実施例では直接寄生容量を減少さ
せるための構成の実施例（第４図）と、ゲート容
量における単位面積当りの容量値を大きくするこ
とによつて間接的に寄生容量を減少させる場合の
実施例（第６図、第８図、第９図）を個別的に説
明したが、これを適宜組合せて構成すればより大
きな効果が期待できるものとなる。
せるための構成の実施例（第４図）と、ゲート容
量における単位面積当りの容量値を大きくするこ
とによつて間接的に寄生容量を減少させる場合の
実施例（第６図、第８図、第９図）を個別的に説
明したが、これを適宜組合せて構成すればより大
きな効果が期待できるものとなる。
また、上記実施例は全てｎ型基板内にｐ型ウエ
ル領域を形成した場合のCMOS構造を取扱つた
が、逆の場合（ｐ型基板内にｎ型ウエル領域を形
成してなる構成に）はそれぞれの導電型及び電源
の極性を逆にすればよいことは言うまでもない。
したがつて、ゲート電極をｎタイプからｐタイプ
に変える実施例（第６図）の場合もウエル領域が
ｎ型ウエルとなれば、ｐタイプをｎタイプに変え
るようにすればよい。
ル領域を形成した場合のCMOS構造を取扱つた
が、逆の場合（ｐ型基板内にｎ型ウエル領域を形
成してなる構成に）はそれぞれの導電型及び電源
の極性を逆にすればよいことは言うまでもない。
したがつて、ゲート電極をｎタイプからｐタイプ
に変える実施例（第６図）の場合もウエル領域が
ｎ型ウエルとなれば、ｐタイプをｎタイプに変え
るようにすればよい。
さらに、上記第６図に示したように、ゲート領
域をｐタイプにしたゲート容量は、単位面積当り
の容量が大きくかつ電圧依存性の少ない容量とし
て単独に用いることができる。
域をｐタイプにしたゲート容量は、単位面積当り
の容量が大きくかつ電圧依存性の少ない容量とし
て単独に用いることができる。
本発明は寄生容量が問題となる増幅回路に広く
利用できる。
利用できる。
第１図は本願発明者が先に提案した発振回路を
示す回路図、第２図はそれに用いられるコンデン
サの一例を示す構造断面図、第３図は本発明を用
いた発振回路の一例を示す回路図、第４図はそれ
に用いられるコンデンサの一実施例構造断面図、
第５図はその目的が達成できる理由を示すための
説明図、第６図は本発明に用いられるコンデンサ
の他例を示す構造断面図、第７図はその目的達成
の理由を示すための説明図、第８図及び第９図は
本発明に用いられるコンデンサのさらに他例を示
す素子要部断面図である。 １……IC、２……ｎ型基板、３……ｐ型ウエ
ル領域、４，７……ゲート絶縁膜、５，８……ゲ
ート領域、６，１０……p+領域、９……酸化保
護膜、１１……酸化膜、１２，１３……高濃度不
純物領域、Ｍp，Ｍo……FET、ＲL1，ＲL2……負
荷抵抗、ＲF1，ＲF2……バイアス抵抗、ＲD……
安定化抵抗、ＣO，ＣG，ＣD……コンデンサ、ＣX
……寄生容量、Ｘ……水晶振動子。
示す回路図、第２図はそれに用いられるコンデン
サの一例を示す構造断面図、第３図は本発明を用
いた発振回路の一例を示す回路図、第４図はそれ
に用いられるコンデンサの一実施例構造断面図、
第５図はその目的が達成できる理由を示すための
説明図、第６図は本発明に用いられるコンデンサ
の他例を示す構造断面図、第７図はその目的達成
の理由を示すための説明図、第８図及び第９図は
本発明に用いられるコンデンサのさらに他例を示
す素子要部断面図である。 １……IC、２……ｎ型基板、３……ｐ型ウエ
ル領域、４，７……ゲート絶縁膜、５，８……ゲ
ート領域、６，１０……p+領域、９……酸化保
護膜、１１……酸化膜、１２，１３……高濃度不
純物領域、Ｍp，Ｍo……FET、ＲL1，ＲL2……負
荷抵抗、ＲF1，ＲF2……バイアス抵抗、ＲD……
安定化抵抗、ＣO，ＣG，ＣD……コンデンサ、ＣX
……寄生容量、Ｘ……水晶振動子。
Claims (1)
- １ Ｐチヤンネル型MISFETとｎチヤンネル型
MISFETの各ドレイン間を負荷抵抗を介して相
互に接続し、上記両MISFETを電源端子間に直
列接続し、それらのゲートを直流カツト用コンデ
ンサを介して接続してなる半導体集積回路装置で
あつて、上記直流カツト用コンデンサを、ウエル
領域部とゲート電極を２端子とするゲート容量で
構成し、上記ゲート容量のゲート電極部を高電圧
電源側に接続されるMISFETのゲートに、ウエ
ル領域部を低電圧電源側に接続されるMISFET
のゲートにそれぞれ連結することによつて上記ウ
エル領域と半導体基板間の逆バイアスを深くして
なることを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5428277A JPS53139959A (en) | 1977-05-13 | 1977-05-13 | Amplifying circuit |
| US05/902,852 US4247826A (en) | 1977-05-13 | 1978-05-04 | Semiconductor integrated amplifier |
| DE19782820982 DE2820982A1 (de) | 1977-05-13 | 1978-05-12 | Integrierter halbleiterverstaerker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5428277A JPS53139959A (en) | 1977-05-13 | 1977-05-13 | Amplifying circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081772A Division JPS6035557A (ja) | 1984-04-25 | 1984-04-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53139959A JPS53139959A (en) | 1978-12-06 |
| JPS6153860B2 true JPS6153860B2 (ja) | 1986-11-19 |
Family
ID=12966198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5428277A Granted JPS53139959A (en) | 1977-05-13 | 1977-05-13 | Amplifying circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4247826A (ja) |
| JP (1) | JPS53139959A (ja) |
| DE (1) | DE2820982A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185705A (en) * | 1981-05-12 | 1982-11-16 | Citizen Watch Co Ltd | Quartz oscillator |
| GB2111215A (en) * | 1981-10-31 | 1983-06-29 | Alastair Sibbald | Electrochemical sensor assembly |
| CA1310078C (en) * | 1987-11-27 | 1992-11-10 | American Telephone And Telegraph Company | Voltage controlled variable capacitor |
| JP3039930B2 (ja) * | 1988-06-24 | 2000-05-08 | 株式会社日立製作所 | Ｍｉｓ容量の接続方法 |
| JP2740038B2 (ja) * | 1990-06-18 | 1998-04-15 | 株式会社東芝 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
| JP3110262B2 (ja) * | 1993-11-15 | 2000-11-20 | 松下電器産業株式会社 | 半導体装置及び半導体装置のオペレーティング方法 |
| SE515783C2 (sv) * | 1997-09-11 | 2001-10-08 | Ericsson Telefon Ab L M | Elektriska anordningar jämte förfarande för deras tillverkning |
| US6888157B1 (en) * | 2001-07-27 | 2005-05-03 | Advanced Micro Devices, Inc. | N-Gate/N-Substrate or P-Gate/P-Substrate capacitor to characterize polysilicon gate depletion evaluation |
| JP4674299B2 (ja) * | 2005-05-11 | 2011-04-20 | インターチップ株式会社 | 反転増幅器及びこれを有する水晶発振器 |
| US8765607B2 (en) * | 2011-06-01 | 2014-07-01 | Freescale Semiconductor, Inc. | Active tiling placement for improved latch-up immunity |
| US8878337B1 (en) * | 2011-07-19 | 2014-11-04 | Xilinx, Inc. | Integrated circuit structure having a capacitor structured to reduce dishing of metal layers |
| EP2882098B1 (en) | 2012-08-02 | 2018-12-05 | Horiba, Ltd. | Amplifier and radiation detector |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3886458A (en) * | 1972-12-12 | 1975-05-27 | Sony Corp | Frequency converter circuit with integrated injection capacitor |
| JPS5855685B2 (ja) * | 1975-09-03 | 1983-12-10 | 株式会社日立製作所 | ゾウフクカイロ |
-
1977
- 1977-05-13 JP JP5428277A patent/JPS53139959A/ja active Granted
-
1978
- 1978-05-04 US US05/902,852 patent/US4247826A/en not_active Expired - Lifetime
- 1978-05-12 DE DE19782820982 patent/DE2820982A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53139959A (en) | 1978-12-06 |
| DE2820982A1 (de) | 1978-12-07 |
| US4247826A (en) | 1981-01-27 |
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