JPS6154719A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPS6154719A JPS6154719A JP17661784A JP17661784A JPS6154719A JP S6154719 A JPS6154719 A JP S6154719A JP 17661784 A JP17661784 A JP 17661784A JP 17661784 A JP17661784 A JP 17661784A JP S6154719 A JPS6154719 A JP S6154719A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、短縮リード・ソロモン符号を用いて１重誤り
を訂正するようにした誤り訂正回路に関するものである
・ 〔従来技術〕 従来から、磁気ファイル等におけるファイリング装置の
データ信頼性を向上するために、しばしば単一バイト誤
りを訂正するり一ド・ソロモン符号や隣接誤り訂正符号
が用いられている。なかでも、磁気媒体よりもエラーレ
ートの悪い媒体（光ディスク等）を用いる場合、あるい
は、データ信頼度をより向上させたい場合には、ランダ
ムな２重バイト誤りを訂正する能力をもつリードＯソロ
モン符号が用いられている。
を訂正するようにした誤り訂正回路に関するものである
・ 〔従来技術〕 従来から、磁気ファイル等におけるファイリング装置の
データ信頼性を向上するために、しばしば単一バイト誤
りを訂正するり一ド・ソロモン符号や隣接誤り訂正符号
が用いられている。なかでも、磁気媒体よりもエラーレ
ートの悪い媒体（光ディスク等）を用いる場合、あるい
は、データ信頼度をより向上させたい場合には、ランダ
ムな２重バイト誤りを訂正する能力をもつリードＯソロ
モン符号が用いられている。
また、光磁気ディスク等さらにエラーレートの悪い媒体
を用いたり、あるいは、データの信頼度をさらに向上さ
せたい場合には、ラン゛ダムな３重バイト誤り以上を訂
正する能力をもつリード−ソロモン符号を用いることが
望ましい。
を用いたり、あるいは、データの信頼度をさらに向上さ
せたい場合には、ラン゛ダムな３重バイト誤り以上を訂
正する能力をもつリード−ソロモン符号を用いることが
望ましい。
一般に、ｔｆｉ誤りを訂正するリード・ソロモン符号の
復号法として、バーレカンプ・マツシイの方法およびピ
ーターソンの方法が知られている。
復号法として、バーレカンプ・マツシイの方法およびピ
ーターソンの方法が知られている。
しかし、ピーターソンの方法は、次に示すステップを必
要とするので、復号過程が複雑となる。
要とするので、復号過程が複雑となる。
ステップ１：シンドロームから、Ｍ次の行列式％式％
を各々のＭに対して計算し、誤りの
個数を求める。
ステップ２ニステツプ１で求めた誤りの個数に応じた誤
り位置多項式をたて、その係 数を求める。
り位置多項式をたて、その係 数を求める。
ステップ３：誤り位置多項式のＭ個の根を求める。これ
らの根は、誤りの位置を表 わす。
らの根は、誤りの位置を表 わす。
ステップ４：求められたＭ個の誤りの位置とシンドロー
ムとに基づき、各誤り位置に 対応する各々の誤りパターンを求め る。
ムとに基づき、各誤り位置に 対応する各々の誤りパターンを求め る。
かかる復号過程を避けるために、前記ステップを踏まず
、誤り位置および誤りパターンを直接復号するようにし
た方式として、ｒＧＦ（２ｍ）の上の拡大リード・ソロ
モン符号の一復号方式」 （電子通信学会論文誌’８３
／ ｌ Ｖｏｌ、Ｊ ８Ｂ −Ａ 、 Ｎｏ、ｌ） す
るいは、「デジタル信号の誤り検出回路」 （特開昭５
８−１３８１４０号）が知られている。
、誤り位置および誤りパターンを直接復号するようにし
た方式として、ｒＧＦ（２ｍ）の上の拡大リード・ソロ
モン符号の一復号方式」 （電子通信学会論文誌’８３
／ ｌ Ｖｏｌ、Ｊ ８Ｂ −Ａ 、 Ｎｏ、ｌ） す
るいは、「デジタル信号の誤り検出回路」 （特開昭５
８−１３８１４０号）が知られている。
直接的に復号する方式は前記ステップを踏む必要がない
ので、２重訂正に対しては回路量の少ない復号回路を提
供することができる（第２図に示す特開昭５８−１４４
９５２号公報の概略ブロック図参照）。
ので、２重訂正に対しては回路量の少ない復号回路を提
供することができる（第２図に示す特開昭５８−１４４
９５２号公報の概略ブロック図参照）。
しかし、短縮されたリード・ソロモン符号に対しても、
短縮されていないときと同じクロック数を必要とすると
いう欠点があった。
短縮されていないときと同じクロック数を必要とすると
いう欠点があった。
その理由を、第１図示の短縮符号を用いて説明する。こ
こでは、２重誤り訂正短縮リードΦソロモン符号のｉ番
目のワードＷｌに誤りパターンｅ１が、またｊ番目のワ
ードｗｊに誤りパターンｅＪが生じた場合について説明
する。
こでは、２重誤り訂正短縮リードΦソロモン符号のｉ番
目のワードＷｌに誤りパターンｅ１が、またｊ番目のワ
ードｗｊに誤りパターンｅＪが生じた場合について説明
する。
任意の整数層で定義されるガロア体ＣＦ（２ｍ ）の原
始元αを用いて構成されるパリティ検査行列を受信符号
に乗じて得られるシンドロームは。
始元αを用いて構成されるパリティ検査行列を受信符号
に乗じて得られるシンドロームは。
となり、上記シンドロームＳｏ ＩｓＩ ｌｓ２１ｓ３
は、各”” （＝１）＋ α’ ｒ ａ２＊ ａ３
をフィードバック係数に持つシンドローム・レジスタに
対してワードｗＮｌ・・・＋ ｗｉ をこの順序にて
入力することによって生成される。
は、各”” （＝１）＋ α’ ｒ ａ２＊ ａ３
をフィードバック係数に持つシンドローム・レジスタに
対してワードｗＮｌ・・・＋ ｗｉ をこの順序にて
入力することによって生成される。
上述した特開昭５８−１４４１３５２号公報に示される
直接復号法では、この後も更にシンドローム・レジスタ
をシフトする。
直接復号法では、この後も更にシンドローム・レジスタ
をシフトする。
ｋ回シフト後のシンドロームｓ０＋ＳＩ ＋Ｓ２ ＋Ｓ
３は次式で表わされる。
３は次式で表わされる。
上記シンドローム間の排他的論理和Ａｏ、Ａ、 。
Ａ２は次式で表わされる。
ここで、Ｌ＝ＡＯ・ Ａ、 ＋ Ａキと定義すれｊｆ、
より、ｋ＝Ｍ−ｉまたはに＝Ｍ−ｊのときのみＬ＝０と
なる。
より、ｋ＝Ｍ−ｉまたはに＝Ｍ−ｊのときのみＬ＝０と
なる。
ここで、ｉ＝Ｎとしてもに＝Ｍ−Ｎとなり、またｊ＝１
とするとに＝Ｍ−１となり、復号に要するクロックは短
縮していない場合と変わらなｌ／１ことになる。
とするとに＝Ｍ−１となり、復号に要するクロックは短
縮していない場合と変わらなｌ／１ことになる。
本発明の目的は、上述の点に鑑み、短縮リード・ソロモ
ン符号を直接復号する際にも、短縮した符号長方のクロ
ック数を用いて誤り訂正が可能なよう構成した誤り訂正
回路を提供することにある。
ン符号を直接復号する際にも、短縮した符号長方のクロ
ック数を用いて誤り訂正が可能なよう構成した誤り訂正
回路を提供することにある。
かかる目的を達成するために、本発明では、短縮リード
中ソロモン符号を受信して符合の短縮分を考慮した２を
個のシンドロームを送出する第１手段と、前記第１手段
から送出されるシンドロームを所定の過程に従って変換
する第２手段と、前記シンドロームの変換ごとにシンド
ローム間の排他的論理和を算出して誤り個数ならびに誤
り位置を検出する第３手段とを備え、を重誤りを訂正す
るようにしたことを特徴とする。
中ソロモン符号を受信して符合の短縮分を考慮した２を
個のシンドロームを送出する第１手段と、前記第１手段
から送出されるシンドロームを所定の過程に従って変換
する第２手段と、前記シンドロームの変換ごとにシンド
ローム間の排他的論理和を算出して誤り個数ならびに誤
り位置を検出する第３手段とを備え、を重誤りを訂正す
るようにしたことを特徴とする。
また１本発明の好適実施例として、任意の整数ｍで定義
されるガロア体ＧＦ（２ｍ）の原始元αを用いた２ｔ（
［１−（ただし、ｔは正の整数）の１法条項式の積で得
られる生成多項式から生成される符号長Ｎ （但り、
Ｎｉ＊２ｔＪ：す’ｅ＋大ｆｉ＜、Ｍ＝２ｍ−１より
も小さい正の整数）の短縮リード・ソロモン符号を受信
して該受信符号に対する２ｔ個のシンドロームｓｏ ＋
Ｓｌ ＋・・・＋５２ｊ−エを個別に出力するシンドロ
ーム演算手段と、符号の短縮分を考慮したαｔｔｓ−ｙ
）を各々のシンドロームＳｔ （ｉ−ｏ、ｔ、・・・２
ｔ−１）に乗じ若しくは予め受信信号に乗する乗算手段
と、この乗算手段から得られるシンドロームｓｏ’ Ｉ
ｓ、’ ｌ ・・” ２’４−ｊに対して、Ｓｌ
４ Ｓｔ （ｚｉ −＋ ＳＬ （ｚ２ｊ＋９０．−＋
５１ （（ｙ；ｉ ）’１Ｉｓ１（４） 但し、 ｉ＝０．１．・・・、２ｔ−１に＝１．
２．・・・、Ｎ へと順次変換する手段と、前記シンドローム８１と南の
変換ごとにシンドローム間の排他的論理和である５−の
Ｓ、ｔ重＞謁１ノのち（４）、・・・、近−１′の５ａ
ｔ−□を演算する手段と、前記排他的論理和である：４
”＠ Ｓ？％ Ｓ、！” ｅ ｓ７−−− 、Ｓ、、３
Ｊ３５．ｔ−ブに関する行列式を演算する手段と、Δｐ
４＝ ０を検出して誤りの個数ならびに誤りの位置を同
時に求めるｔ重誤り位置検出回路と、その誤り位置の誤
りパターンを求める論理回路とを備えて誤り訂正回路を
構成することも可能である。
されるガロア体ＧＦ（２ｍ）の原始元αを用いた２ｔ（
［１−（ただし、ｔは正の整数）の１法条項式の積で得
られる生成多項式から生成される符号長Ｎ （但り、
Ｎｉ＊２ｔＪ：す’ｅ＋大ｆｉ＜、Ｍ＝２ｍ−１より
も小さい正の整数）の短縮リード・ソロモン符号を受信
して該受信符号に対する２ｔ個のシンドロームｓｏ ＋
Ｓｌ ＋・・・＋５２ｊ−エを個別に出力するシンドロ
ーム演算手段と、符号の短縮分を考慮したαｔｔｓ−ｙ
）を各々のシンドロームＳｔ （ｉ−ｏ、ｔ、・・・２
ｔ−１）に乗じ若しくは予め受信信号に乗する乗算手段
と、この乗算手段から得られるシンドロームｓｏ’ Ｉ
ｓ、’ ｌ ・・” ２’４−ｊに対して、Ｓｌ
４ Ｓｔ （ｚｉ −＋ ＳＬ （ｚ２ｊ＋９０．−＋
５１ （（ｙ；ｉ ）’１Ｉｓ１（４） 但し、 ｉ＝０．１．・・・、２ｔ−１に＝１．
２．・・・、Ｎ へと順次変換する手段と、前記シンドローム８１と南の
変換ごとにシンドローム間の排他的論理和である５−の
Ｓ、ｔ重＞謁１ノのち（４）、・・・、近−１′の５ａ
ｔ−□を演算する手段と、前記排他的論理和である：４
”＠ Ｓ？％ Ｓ、！” ｅ ｓ７−−− 、Ｓ、、３
Ｊ３５．ｔ−ブに関する行列式を演算する手段と、Δｐ
４＝ ０を検出して誤りの個数ならびに誤りの位置を同
時に求めるｔ重誤り位置検出回路と、その誤り位置の誤
りパターンを求める論理回路とを備えて誤り訂正回路を
構成することも可能である。
以下、図面を参照して本発明の詳細な説明する。
第３図は、本発明を適用した短縮符号リアルタイム訂正
回路のブロック図である。
回路のブロック図である。
本実施例では、２重誤りを訂正するための回路構成を示
す。
す。
第３図において、１〜３はガロア体ＣＦ（２ｍ）の要素
♂ツー９？α３距“ノを乗算する回路、４〜６はα、α
２ 、α３を乗算する回路であり、ＲＯにまたは排他的
論理和回路の組合せによって構成する。
♂ツー９？α３距“ノを乗算する回路、４〜６はα、α
２ 、α３を乗算する回路であり、ＲＯにまたは排他的
論理和回路の組合せによって構成する。
７〜１７は、それぞれｍビットの排他的論理和回路であ
る。
る。
１８〜２１はそれぞれｍビットのレジスタ（シンドロー
ムやレジスタ）である。
ムやレジスタ）である。
また、排他的論理和回路７およびレジスタ１８はシンド
ロームＳｏの生成回路を構成する。更に、α間型算回路
ｌと排他的論理和回路８とα乗算回路４とレジスタ１８
とにより、シンドロームＳＲの生成回路を構成する。
ロームＳｏの生成回路を構成する。更に、α間型算回路
ｌと排他的論理和回路８とα乗算回路４とレジスタ１８
とにより、シンドロームＳＲの生成回路を構成する。
α２（／″Ｎ′乗算回路２と排他的論理和回路９とα２
乗算回路５とレジスタ２Ｇとにより、シンドロームＳ２
の生成回路を構成する。
乗算回路５とレジスタ２Ｇとにより、シンドロームＳ２
の生成回路を構成する。
α３ｖ″Ｎ′乗算回路３と排他的論理和回路１０とα３
乗算回路６とレジスタ２１とにより、シンドロームＳ３
の生成回路を構成する。
乗算回路６とレジスタ２１とにより、シンドロームＳ３
の生成回路を構成する。
Ｗ＋ ＋’２ ＋ ”’ １ｗＮ（Ｗｉ （＋’ｌ＋２
＋ ”” ＋ Ｎ） ＋ｔｍビットから構成される）は
、受信された符号長Ｎ（ただし、Ｎは短縮された符号長
でＮ＜Ｍ＝２ｍ−１）の符号語を表すものとする。
＋ ”” ＋ Ｎ） ＋ｔｍビットから構成される）は
、受信された符号長Ｎ（ただし、Ｎは短縮された符号長
でＮ＜Ｍ＝２ｍ−１）の符号語を表すものとする。
本実施例を作動させるには、まずスイッチ２８を閉じて
受信語誓１ ＋ｗ２ ＋ ”’ ＋ １ｌＩＮを信号
線ａＬこ１順次入力し、信号線すにはシフトクロックを
カロえる。このとき、α１Ａ′、αＱ） α３（Ｎ−Ｉ
Ｏ乗算回路によって、受信語には予めα開、 α２ＳＡ
？ α３ｔＮ−Ｎ）が乗算されである。
受信語誓１ ＋ｗ２ ＋ ”’ ＋ １ｌＩＮを信号
線ａＬこ１順次入力し、信号線すにはシフトクロックを
カロえる。このとき、α１Ａ′、αＱ） α３（Ｎ−Ｉ
Ｏ乗算回路によって、受信語には予めα開、 α２ＳＡ
？ α３ｔＮ−Ｎ）が乗算されである。
従って、それぞれのシンドロームは、次式のようになる
。
。
・・・（５）
ここで、従来例と同様に、１番目のワードＷ１に誤りパ
ターンａｔ 、ｊ番目のワードｌ１ｌｊに誤りパターン
＠ｊが生じた場合を例にとり説明する。
ターンａｔ 、ｊ番目のワードｌ１ｌｊに誤りパターン
＠ｊが生じた場合を例にとり説明する。
より、それぞれのシンドロームは、次式のようになる。
次に、スイッチ２８を開いて信号線すにシフトクロック
を加え続けると、に回シフト後のシンドロームＳ０〜Ｓ
３は次式で表される。
を加え続けると、に回シフト後のシンドロームＳ０〜Ｓ
３は次式で表される。
排他的論理和回路１１〜１３によって、上記シンドロー
ム間の排他的論理和Ａｏ ｌＡｌ１Ａ２をとると、次式
で表される。
ム間の排他的論理和Ａｏ ｌＡｌ１Ａ２をとると、次式
で表される。
・・・（９）
ここで、Ｌ＝Ａｏ ｅ Ａ２＋ Ａ”、と定義すれば。
乙：Ｃン・ｅ、（ｉ子ｒビ１〕・（／ｌθご８τεぐレ
トｅ）♂“−嬶）２．ぴユＶたｈ９・・・ （ｌＯ） より、ｋ＝Ｎ−１ｔ またはに＝Ｎ−ｊのときのみＬ＝
０となる。
トｅ）♂“−嬶）２．ぴユＶたｈ９・・・ （ｌＯ） より、ｋ＝Ｎ−１ｔ またはに＝Ｎ−ｊのときのみＬ＝
０となる。
ここで、符号長はＮであるので、１≦ｉ≦Ｎ。
ｌ≦ｊ≦Ｎ
従って、ｋ＜Ｎとなり、シフトクロックは短縮された符
号長に抑えられる。
号長に抑えられる。
また、パターンについても、次式で求められる。
ｅ ＝ Ｓｏ ＋ Ａ、 （Ａｏ 令Ｊｔ
） ・−・ （１１）なぜな
らば、ｋ＝Ｎ−１ｃ７）とき、Ａｏ ＋ＡＩ 、Ｓ。
） ・−・ （１１）なぜな
らば、ｋ＝Ｎ−１ｃ７）とき、Ａｏ ＋ＡＩ 、Ｓ。
は
・・・ （１２）
であるので。
再び第３図に戻り、各構成要素について説明する。
２２．２３はガロア体ＣＦ（２” ）上での自乗回路で
あり、α五が入力されるとα２′が出力される。
あり、α五が入力されるとα２′が出力される。
２４はガロア体ＣＦ（２ｍ ）上の任意の元αｉとαｊ
の乗算結果αｉＱを出方する回路であり１ｍ≦６のとき
にはＲＯＭで構成することができる。
の乗算結果αｉＱを出方する回路であり１ｍ≦６のとき
にはＲＯＭで構成することができる。
２５はガロア体（ｉＦ（２ｍ）上の任意の元α′と−の
割算結果αトＪを出力する回路であり、ｍ≦６ならばＲ
ＯＭにより構成することができる。
割算結果αトＪを出力する回路であり、ｍ≦６ならばＲ
ＯＭにより構成することができる。
２Ｂはゲート回路であり、排他的論理和回路１５かから
の信号をゲート信号とし、このゲート信号が１１０ Ｉ
Ｉのときにゲートを開いて排他的論理和回路ＩＢからの
出力信号を出力し、ゲート信号が“０′。
の信号をゲート信号とし、このゲート信号が１１０ Ｉ
Ｉのときにゲートを開いて排他的論理和回路ＩＢからの
出力信号を出力し、ゲート信号が“０′。
でなければゲートを閉じて“０°゛を出力する。
２７はＮワードのデータを貯えるバッファメモリである
。
。
上述の排他的論理和回路１１．１３から出力されたシン
ドローム間の排他的論理和ＡＯ＋Ａ２は乗算回路２４に
入力され、Ａｏｓ Ａ２が出力される。
ドローム間の排他的論理和ＡＯ＋Ａ２は乗算回路２４に
入力され、Ａｏｓ Ａ２が出力される。
このとき、排他的論理和回路１２から出力されたシンド
ローム間の排他的論理和Ａ、は自乗回路２３に入力され
、 Ａ、が出力される。その結果を排他的論理和回路１
５に入力することにより、Ｌ＝Ａ０ ・ Ａ２＋ Ａ、
が計算される。
ローム間の排他的論理和Ａ、は自乗回路２３に入力され
、 Ａ、が出力される。その結果を排他的論理和回路１
５に入力することにより、Ｌ＝Ａ０ ・ Ａ２＋ Ａ、
が計算される。
これと同時に、排他的論理和回路１４によってＡ０＋Ａ
、が計算され、自乗回路２２により Ａ６が計算される
。この結果を割算回路２５に入力することにより、
Ａｏ ／（Ａｏ ”Ａ＋ ）が出力される。
、が計算され、自乗回路２２により Ａ６が計算される
。この結果を割算回路２５に入力することにより、
Ａｏ ／（Ａｏ ”Ａ＋ ）が出力される。
最後に、排他的論理和回路１Ｂから
ｅ ＝ Ｓ６ ＋ Ａ６ ／（Ａｏ ”ＡＨ）が出力さ
れる。
れる。
スイッチ２８が閉じられて受信８６ ＷＮ＋・・・、Ｗ
ｌが信号線ａから入力されている時、メモリバッファ２
７は受信後ＷＮ 、・・・、貿１を貯える。そして、ス
イッチ２８が開かれると、シフトクロックｂに同期して
受信語が出力される。
ｌが信号線ａから入力されている時、メモリバッファ２
７は受信後ＷＮ 、・・・、貿１を貯える。そして、ス
イッチ２８が開かれると、シフトクロックｂに同期して
受信語が出力される。
従って、スイッチ２８が閉じられて（Ｎ−ｉ）回目のシ
フトがなされると、排他的論理和回路１５からの出°力
はＬ＝Ｏとなり、また、排他的論理和回路１Ｂからの出
力はｅ＝ ｅｌ となる、よって、Ｌ二〇であるのでゲ
ート回路２６は開き、排他的論理和回路１８から出力ｅ
＝ ｅｉが出力される。このとき、バッファからはｗｌ
が出力されているので、排他的論理和回路１７において Ｊ ＋ ｅｌ ＝ ｗｉ が計算され、誤りが訂正されて出力される。 Ｗｊに
ついても同様である。
フトがなされると、排他的論理和回路１５からの出°力
はＬ＝Ｏとなり、また、排他的論理和回路１Ｂからの出
力はｅ＝ ｅｌ となる、よって、Ｌ二〇であるのでゲ
ート回路２６は開き、排他的論理和回路１８から出力ｅ
＝ ｅｉが出力される。このとき、バッファからはｗｌ
が出力されているので、排他的論理和回路１７において Ｊ ＋ ｅｌ ＝ ｗｉ が計算され、誤りが訂正されて出力される。 Ｗｊに
ついても同様である。
以上は２重誤りについて説明したが、を正誤りについて
も同様に拡張していくことが可能である。
も同様に拡張していくことが可能である。
第３図に示した実施例では、シンドローム生成部と、そ
れぞれのシンドロームを 述→Ｓ１αｊ＋５ｌｃＬ２を −・・・−Ｓｚ （αｔ ）’ （ｉ＝ ０
．１，２．３）に変換する部分とをスイッチ２８の開閉
によって共有させていたが、第４図に示すように、シン
ドローム生成部とシンドローム変換部とを分けることも
できる。かかる構成によれば、シンドローム生成後にス
イッチ２８を開いて受信語を空送りする必要がなくなる
ので、符号ブロックが連続して送られる場合にも、リア
ルタイム処理が可能となる。
れぞれのシンドロームを 述→Ｓ１αｊ＋５ｌｃＬ２を −・・・−Ｓｚ （αｔ ）’ （ｉ＝ ０
．１，２．３）に変換する部分とをスイッチ２８の開閉
によって共有させていたが、第４図に示すように、シン
ドローム生成部とシンドローム変換部とを分けることも
できる。かかる構成によれば、シンドローム生成後にス
イッチ２８を開いて受信語を空送りする必要がなくなる
ので、符号ブロックが連続して送られる場合にも、リア
ルタイム処理が可能となる。
また、αμｍ〃、α２１′α３匹７乗算回路をＲＯＭで
構成する場合には第５図に示すように、信号線Ｃに対し
てワード位置情報を送り、ＲＯＭ ３ＦＨこ対するｉ番
目のワード Ｗｉの入力によってｗｌ α“−“・αｉ
を出力させ、他方、ＲＯＭ ３４に対しテハ１Ｉ１１α
２ＣＮ−Ｎ）・αｚｌヲ、ＲＯＭ ３５ニ対し −ｃ
ハＷｉα３（Ｉｆ−Ｎ） 書α３シを出力させることに
より。
構成する場合には第５図に示すように、信号線Ｃに対し
てワード位置情報を送り、ＲＯＭ ３ＦＨこ対するｉ番
目のワード Ｗｉの入力によってｗｌ α“−“・αｉ
を出力させ、他方、ＲＯＭ ３４に対しテハ１Ｉ１１α
２ＣＮ−Ｎ）・αｚｌヲ、ＲＯＭ ３５ニ対し −ｃ
ハＷｉα３（Ｉｆ−Ｎ） 書α３シを出力させることに
より。
（５）式を計算することができる。かかる構成により、
回路をより簡単化することができる。
回路をより簡単化することができる。
なお、ｍ≦６ならば、ＲＯＭ ３８，３７．３８ （第
５図参照）を用いてＬおよびｅの演算回路を簡単化する
ことができる。ここで、ＲＯＭ ３ＢはＡＯ＋Ａ２の入
力に対して、 Ａｏ ・ Ａ２を出力する。 ＲＯＭ
３７はＡＩ ＋Ａ６ ’ Ａ２の入力に対して、Ａｏ
・Ａ２ ”Ａｔを出力する。 ＲＯＭ ３８はＡ、
、Ａ、の入力に対して、八〇 〇（Ａｏ ＋ ＡＩ
） を出力する。
５図参照）を用いてＬおよびｅの演算回路を簡単化する
ことができる。ここで、ＲＯＭ ３ＢはＡＯ＋Ａ２の入
力に対して、 Ａｏ ・ Ａ２を出力する。 ＲＯＭ
３７はＡＩ ＋Ａ６ ’ Ａ２の入力に対して、Ａｏ
・Ａ２ ”Ａｔを出力する。 ＲＯＭ ３８はＡ、
、Ａ、の入力に対して、八〇 〇（Ａｏ ＋ ＡＩ
） を出力する。
更に、第６図に示すように、シンドローム生成回路およ
びシンドローム変換回路の中間に、α（Ｉｆ−Ｎ）α２
ｔＨ−Ｎ） 、α３（Ｉｆ−Ｎ）乗算回路を挿入する
ことも可能である。かかる構成は、（５）式をα（Ｎ−
Ｎ） α２ＩＮ−Ｎ）α３Ｃｌｆ−Ｎ）でくくった次
式と等価である。
びシンドローム変換回路の中間に、α（Ｉｆ−Ｎ）α２
ｔＨ−Ｎ） 、α３（Ｉｆ−Ｎ）乗算回路を挿入する
ことも可能である。かかる構成は、（５）式をα（Ｎ−
Ｎ） α２ＩＮ−Ｎ）α３Ｃｌｆ−Ｎ）でくくった次
式と等価である。
以上説明したように１本発明によれば、符号の短縮化を
考慮したαＵ−“ノ、α２″−“ノ、α３““′乗算回
路をシンドローム生成回路の前後に付けることにより、
復号に要するクロック数を符号の短縮分だけ減らすこと
ができるので、復号による遅延時間のないリアルタイム
処理を可能にした誤り訂正回路を得ることができる。
考慮したαＵ−“ノ、α２″−“ノ、α３““′乗算回
路をシンドローム生成回路の前後に付けることにより、
復号に要するクロック数を符号の短縮分だけ減らすこと
ができるので、復号による遅延時間のないリアルタイム
処理を可能にした誤り訂正回路を得ることができる。
本発明を実施することにより、ハードウェアの縮小化を
図り得るばかりでなく、宇宙通信をも含む全ての通信技
術、ディジタル画像処理技術など床几なディジタル技術
分野に応用することができる。
図り得るばかりでなく、宇宙通信をも含む全ての通信技
術、ディジタル画像処理技術など床几なディジタル技術
分野に応用することができる。
第１図は短縮符号の説明図、
第２図は特開昭５８−１４４１３５２号公報に開示され
てｌ、％る誤り訂正回路のブロック図、 第３図は本発明を適用した短縮符号リアルタイム訂正回
路の一実施例を示すブロック図、第４図はシンドローム
生成部とシンドローム変換部とを分離して構成した短縮
符号リアルタイム訂正回路の別実施例を示すブロック図
、 第５図はＲＯＭを用いて簡単化した短縮符号リアルタイ
ム訂正回路の別実施例を示すブロック図、第６図はα治
Ｎ、α２（Ｉｆ−Ｎ）、α３（Ｎ−Ｎ）乗算回路をシン
ドローム生成部とシンドローム変換部との中間に挿入し
て構成した短縮符号リアルタイム訂正回路の別実施例を
示すブロック図である。 １・・・α尽〜乗算回路、 ２・・・α２°−Ｎ）乗算回路。 ３・・・α３ｔＨ−Ｎフ乗算回路。 ４・・・α乗算回路、 ５・・・α２乗算回路。 ６・・・α３乗算回路、 ７〜１７・・・排他的論理和回路、 １８〜２１・・・ｍビットのレジスタ（シンドロームも
レジスタ）、 ２２．２３・・・自乗回路、 ２４・・・乗算回路、 ２５・・・割算回路、 ２Ｂ・・・ゲート回路、 ２７・・・バッファメモリ、 ２８〜３２・・・スイッチ、 ３３〜３８…ＲＯＭ、 ３８・・・誤りパターン解読回路、 ４０・・・誤り位置検出回路。
てｌ、％る誤り訂正回路のブロック図、 第３図は本発明を適用した短縮符号リアルタイム訂正回
路の一実施例を示すブロック図、第４図はシンドローム
生成部とシンドローム変換部とを分離して構成した短縮
符号リアルタイム訂正回路の別実施例を示すブロック図
、 第５図はＲＯＭを用いて簡単化した短縮符号リアルタイ
ム訂正回路の別実施例を示すブロック図、第６図はα治
Ｎ、α２（Ｉｆ−Ｎ）、α３（Ｎ−Ｎ）乗算回路をシン
ドローム生成部とシンドローム変換部との中間に挿入し
て構成した短縮符号リアルタイム訂正回路の別実施例を
示すブロック図である。 １・・・α尽〜乗算回路、 ２・・・α２°−Ｎ）乗算回路。 ３・・・α３ｔＨ−Ｎフ乗算回路。 ４・・・α乗算回路、 ５・・・α２乗算回路。 ６・・・α３乗算回路、 ７〜１７・・・排他的論理和回路、 １８〜２１・・・ｍビットのレジスタ（シンドロームも
レジスタ）、 ２２．２３・・・自乗回路、 ２４・・・乗算回路、 ２５・・・割算回路、 ２Ｂ・・・ゲート回路、 ２７・・・バッファメモリ、 ２８〜３２・・・スイッチ、 ３３〜３８…ＲＯＭ、 ３８・・・誤りパターン解読回路、 ４０・・・誤り位置検出回路。
Claims (1)
- 【特許請求の範囲】 短縮リード・ソロモン符号を受信して符合の短縮分を考
慮した２を個のシンドロームを送出する第１手段と、 前記第１手段から送出されるシンドロームを所定の過程
に従って変換する第２手段と、 前記シンドロームの変換ごとにシンドローム間の排他的
論理和を算出して誤り個数ならびに誤り位置を検出する
第３手段とを備え、 ｔ重誤りを訂正するようにしたことを特徴とする誤り訂
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17661784A JPH0746776B2 (ja) | 1984-08-27 | 1984-08-27 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17661784A JPH0746776B2 (ja) | 1984-08-27 | 1984-08-27 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154719A true JPS6154719A (ja) | 1986-03-19 |
| JPH0746776B2 JPH0746776B2 (ja) | 1995-05-17 |
Family
ID=16016700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17661784A Expired - Fee Related JPH0746776B2 (ja) | 1984-08-27 | 1984-08-27 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746776B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121627A (ja) * | 1989-10-04 | 1991-05-23 | Toshiba Corp | チエンサーチ回路 |
-
1984
- 1984-08-27 JP JP17661784A patent/JPH0746776B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121627A (ja) * | 1989-10-04 | 1991-05-23 | Toshiba Corp | チエンサーチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746776B2 (ja) | 1995-05-17 |
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