JPS615524A - Ｃｍｏｓ装置の製造方法 - Google Patents
Ｃｍｏｓ装置の製造方法Info
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- JPS615524A JPS615524A JP60068578A JP6857885A JPS615524A JP S615524 A JPS615524 A JP S615524A JP 60068578 A JP60068578 A JP 60068578A JP 6857885 A JP6857885 A JP 6857885A JP S615524 A JPS615524 A JP S615524A
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- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
- H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0184—Manufacturing their gate sidewall spacers
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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Landscapes
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体構成体において絶縁性側壁スペーサを形
成する方法に関するものであり、更に詳細には、異なっ
た半導体物質から成る少なくとも２層を有する半導体構
成体内に絶縁性側壁スペーサを形成する方法に関するも
のである。
成する方法に関するものであり、更に詳細には、異なっ
た半導体物質から成る少なくとも２層を有する半導体構
成体内に絶縁性側壁スペーサを形成する方法に関するも
のである。
絶縁性側壁スペーサ（以下に定義する）を形成する１従
来技術の方法は、１９８０年１１月１２日に発行させた
Ｒｉｓｅｍａｎの米国特許第４，２３４，３６２号に開
示されているａ Ｒｉｓｅｍａｎの方法では、最□初
に、第１図に示した如く「実質的に水平な表面」２及び
「実質的に垂直な表面」３を持った半導体構成体１を形
成する。次いで、第２図に示した如く、第１図の半導体
構成体上に整合絶縁層４を形成する。絶縁層４は、二酸
化シリコン、窒化シリコン、酸化アルミニウム、又はこ
れらの物質を結合したもの等の様な幾つかの絶縁性物質
の１つとすることが可能である。Ｒｉｓｅｍａｎによれ
ば、次いで、第２図に示した本構成体を反応性イオンエ
ツチング雰囲気中に載置させ、その際に垂直領域３上の
絶縁層に著しい影響を与えること無しに絶縁層４が水平
表面２から実質的に取り除かれて、第３図に示した絶縁
性側壁スペーサ５と呼ばれる垂直絶縁性領域を形成する
。これらの絶縁性側壁スペーサ５は、例えば第３図に示
したＮ十エミッタ領域６とポリシリコン領域７との間の
様な半導体構成体内の導電性領域間に電気的分離を与え
る。
来技術の方法は、１９８０年１１月１２日に発行させた
Ｒｉｓｅｍａｎの米国特許第４，２３４，３６２号に開
示されているａ Ｒｉｓｅｍａｎの方法では、最□初
に、第１図に示した如く「実質的に水平な表面」２及び
「実質的に垂直な表面」３を持った半導体構成体１を形
成する。次いで、第２図に示した如く、第１図の半導体
構成体上に整合絶縁層４を形成する。絶縁層４は、二酸
化シリコン、窒化シリコン、酸化アルミニウム、又はこ
れらの物質を結合したもの等の様な幾つかの絶縁性物質
の１つとすることが可能である。Ｒｉｓｅｍａｎによれ
ば、次いで、第２図に示した本構成体を反応性イオンエ
ツチング雰囲気中に載置させ、その際に垂直領域３上の
絶縁層に著しい影響を与えること無しに絶縁層４が水平
表面２から実質的に取り除かれて、第３図に示した絶縁
性側壁スペーサ５と呼ばれる垂直絶縁性領域を形成する
。これらの絶縁性側壁スペーサ５は、例えば第３図に示
したＮ十エミッタ領域６とポリシリコン領域７との間の
様な半導体構成体内の導電性領域間に電気的分離を与え
る。
更にＲｉｓｅｍａｎによれば、絶縁性側壁スペーサ５の
所望の厚さは半導体構成体１の水平表面２上の整合絶縁
層４の厚さである。整合層の厚さはエミッタ・ベース間
隔等のデバイス設計仕様に関して選択され、且つ使用さ
れる特定の絶縁体に依存する。Ｒｉｓｅｍａｎは、５０
０人と２０，０００人との間の厚さを持った整合絶縁層
を提案している。５００人未満の厚さでは導電性領域間
に電気的短絡が発生することがある。
所望の厚さは半導体構成体１の水平表面２上の整合絶縁
層４の厚さである。整合層の厚さはエミッタ・ベース間
隔等のデバイス設計仕様に関して選択され、且つ使用さ
れる特定の絶縁体に依存する。Ｒｉｓｅｍａｎは、５０
０人と２０，０００人との間の厚さを持った整合絶縁層
を提案している。５００人未満の厚さでは導電性領域間
に電気的短絡が発生することがある。
Ｒｉｓｅｍａｎ及びその他によるその後の研究が示すと
ころでは、整合層の厚さと側壁スペーサの厚さく幅）と
の間の関係は米国特許第４，２３４，３６２号に記載さ
れるものよりも一層複雑であるということである。アブ
ストラクトＮｏ、２３３．ｒ側壁スペーサ技術」、Ｐ、
Ｊ、、 Ｔｓａｎｇ、Ｊ、 Ｆ、 ５ｈｅｐａｒｄ及
びＪ、 Ｒｉｓｅｍａｎ共著、ＩＢＭコーポレーション
、ホープウニ、 ルジャンクション、ニューヨーク、
においては、絶縁性側壁スペーサの最終的寸法及び幾何
学的形状に影響を与える３つの主要な要因が存在すると
している。それらの要因とは、 （ｉ）化学蒸着（ＣＶＯ）膜段差カバレッジ： Ｆｓｃ
（ｉ）使用する反応性イオンエツチング（ＲＩＥ）シス
テム（システムは装置とエッチャントガスとを包含して
いる）のエツチング方向性及びエッチ一様性二Ｆｅ （ｆｉｔ ）ＣＶＤコーティング前後のサンプルの表面
トポグラフィに関係した幾何学的モデルＦｇである。
ころでは、整合層の厚さと側壁スペーサの厚さく幅）と
の間の関係は米国特許第４，２３４，３６２号に記載さ
れるものよりも一層複雑であるということである。アブ
ストラクトＮｏ、２３３．ｒ側壁スペーサ技術」、Ｐ、
Ｊ、、 Ｔｓａｎｇ、Ｊ、 Ｆ、 ５ｈｅｐａｒｄ及
びＪ、 Ｒｉｓｅｍａｎ共著、ＩＢＭコーポレーション
、ホープウニ、 ルジャンクション、ニューヨーク、
においては、絶縁性側壁スペーサの最終的寸法及び幾何
学的形状に影響を与える３つの主要な要因が存在すると
している。それらの要因とは、 （ｉ）化学蒸着（ＣＶＯ）膜段差カバレッジ： Ｆｓｃ
（ｉ）使用する反応性イオンエツチング（ＲＩＥ）シス
テム（システムは装置とエッチャントガスとを包含して
いる）のエツチング方向性及びエッチ一様性二Ｆｅ （ｆｉｔ ）ＣＶＤコーティング前後のサンプルの表面
トポグラフィに関係した幾何学的モデルＦｇである。
「側壁スペーサ技術」は幾何学的要因Ｆｇに力を注いで
いる。何故ならば、最初の２つの要因ＦｓＣとＦｅとは
付着及びエツチング反応器の固有的な特性であり固定さ
れているからである。第４ａ図及び第４ｂ図は、 （ｉ）ＣＶＤが整合的、即ち付着された膜は下側の構成
体の形状にならうものであり、 （ｉｉ ）ＣＶＤ付着の結果段差の上角部が丸くなりそ
の曲率半径（ｒ）は膜厚（ｄ）と等しく且つ段差の上角
部が中心となり（第４ａ図に示した如く、）、 （ｉｔｉ ）ＲＩＥは非等方性である、という過程の下
に前述した文献の著者等の幾何学的モデルを構成する上
で考慮されたパラメータを示している。
いる。何故ならば、最初の２つの要因ＦｓＣとＦｅとは
付着及びエツチング反応器の固有的な特性であり固定さ
れているからである。第４ａ図及び第４ｂ図は、 （ｉ）ＣＶＤが整合的、即ち付着された膜は下側の構成
体の形状にならうものであり、 （ｉｉ ）ＣＶＤ付着の結果段差の上角部が丸くなりそ
の曲率半径（ｒ）は膜厚（ｄ）と等しく且つ段差の上角
部が中心となり（第４ａ図に示した如く、）、 （ｉｔｉ ）ＲＩＥは非等方性である、という過程の下
に前述した文献の著者等の幾何学的モデルを構成する上
で考慮されたパラメータを示している。
第４ａ図に示した如く、ψはパターンの段差端部と垂線
とのなす角度であり、ｄはＣＶＤコーチ ゛
□ィングの厚さであり、且つｈは段差の高さである。
とのなす角度であり、ｄはＣＶＤコーチ ゛
□ィングの厚さであり、且つｈは段差の高さである。
第４ｂ図は、第４ａ図の構造に非等方的ＲＩＥを施した
場合に形成されるスペーサの幅を示してシ）る。スペー
サの幅は次式で与えられる。
場合に形成されるスペーサの幅を示してシ）る。スペー
サの幅は次式で与えられる。
Ｗ＝ＦｓｃＸＦｅＸＦｇＸｄ
止揚の「側壁スペーサ技術」に報告されている結果を第
５ａ図及び第５ｂ図に複製しである。第５ａ図及び第５
ｂ図を検討すると分かることであるが、アスペクト比Ｒ
＝ｈ／ｄを１．０より大きく保ち且つ角度ψをゼロ（即
ち、垂直段差）に保たない限り、形成される側壁の幅Ｗ
は常に付着形成した膜の厚さよりも小さく、即ち（ｗ／
ｄ）＜１で、あ・る。更に、Ｒ及びψとオーバーエッチ
Ｏｅの不確定さによって発生される幅Ｗの変化は、Ｒ≦
１゜０でψ≧０の場合に一層大きい。「側壁スペーサ技
術」に提案されていることであるが、多くのデバイス適
用において、ＣＶＤ層の厚さｄに可及的に近接した幅Ｗ
を持った側壁スペーサが所望される。これらの目的の為
に、垂直段差でアスペクト比１．５が推奨され、この場
合には、第５ａ図に示した如く、スペーサの場はオーバ
ーエッチに動感ではない。
５ａ図及び第５ｂ図に複製しである。第５ａ図及び第５
ｂ図を検討すると分かることであるが、アスペクト比Ｒ
＝ｈ／ｄを１．０より大きく保ち且つ角度ψをゼロ（即
ち、垂直段差）に保たない限り、形成される側壁の幅Ｗ
は常に付着形成した膜の厚さよりも小さく、即ち（ｗ／
ｄ）＜１で、あ・る。更に、Ｒ及びψとオーバーエッチ
Ｏｅの不確定さによって発生される幅Ｗの変化は、Ｒ≦
１゜０でψ≧０の場合に一層大きい。「側壁スペーサ技
術」に提案されていることであるが、多くのデバイス適
用において、ＣＶＤ層の厚さｄに可及的に近接した幅Ｗ
を持った側壁スペーサが所望される。これらの目的の為
に、垂直段差でアスペクト比１．５が推奨され、この場
合には、第５ａ図に示した如く、スペーサの場はオーバ
ーエッチに動感ではない。
ＭＯ８装置用の垂直壁型ポリシリコンゲートに側壁酸化
物のスペーサ又はマルチプル側壁酸化物スペーサを設け
ることが可能であり、このことは、例えば、「サブミク
ロンＭＯ８，ＦＥＴ製造用の新しいエッチ画定型垂直エ
ッチアプローチＪ 、 Ｌ Ｒ。
物のスペーサ又はマルチプル側壁酸化物スペーサを設け
ることが可能であり、このことは、例えば、「サブミク
ロンＭＯ８，ＦＥＴ製造用の新しいエッチ画定型垂直エ
ッチアプローチＪ 、 Ｌ Ｒ。
Ｈｕｎｔｅｒ、 Ｔ、 Ｃ，Ｈｏｌｌｏｗａｙ 、
、Ｐ、 Ｋ、 Ｃｈａｔｔｅｒｊｅｅ、Ａ、 Ｆ、 Ｔ
ｏｓｃｈ、 Ｊｒ、共著、ＩＥＥＥ−ＩＥＤＭテクニカ
ルダイジェスト、７６４−７６７頁（１９８０）に記載
されている。
、Ｐ、 Ｋ、 Ｃｈａｔｔｅｒｊｅｅ、Ａ、 Ｆ、 Ｔ
ｏｓｃｈ、 Ｊｒ、共著、ＩＥＥＥ−ＩＥＤＭテクニカ
ルダイジェスト、７６４−７６７頁（１９８０）に記載
されている。
「酸化物側壁スペーサ技術による高性能ＬＤＤＩ’ＥＴ
の製造Ｊ 、Ｐａｕｌ Ｊ、 Ｔｓａｎｇ、 ５ｅｉｋ
ｉ Ｏｇｕｒａ、Ｗｉｌｌｉａｍ Ｌ Ｗｏｌｋｅｒ、
Ｊｏｓｅｐｈ Ｆ、 ５ｈｅｐａｒｄ、 Ｄａｌｅ Ｌ
。
の製造Ｊ 、Ｐａｕｌ Ｊ、 Ｔｓａｎｇ、 ５ｅｉｋ
ｉ Ｏｇｕｒａ、Ｗｉｌｌｉａｍ Ｌ Ｗｏｌｋｅｒ、
Ｊｏｓｅｐｈ Ｆ、 ５ｈｅｐａｒｄ、 Ｄａｌｅ Ｌ
。
Ｃｒｉｔｃｈｌｏｗ共著、ＩＥＥＥ、エレクトロンデバ
イシース、ＥＤ−２９，５９Ｃ）−５９６頁、１９８２
年４月、においては、第６図に示した如く二重層ゲート
スタックの両端に酸化物側壁スペーサ１０を形成するプ
ロセスが記載されている。二重層ゲートスタック１１は
、ポリシリコン層１３の上にＣｖＤ酸化シリコン層１２
を付着して形成されている。ゲート酸化層１４はゲート
スタック１１と基板１５との間に存在している。反応性
イオンエツチング（ＲＩＥ）を使用して酸化物１２とポ
リシリコン１３の両方をエッチし、酸化物側壁スペーサ
を形成する前に二酸化シリコン・ポリシリコンゲートス
タックの垂直側部を得る。
イシース、ＥＤ−２９，５９Ｃ）−５９６頁、１９８２
年４月、においては、第６図に示した如く二重層ゲート
スタックの両端に酸化物側壁スペーサ１０を形成するプ
ロセスが記載されている。二重層ゲートスタック１１は
、ポリシリコン層１３の上にＣｖＤ酸化シリコン層１２
を付着して形成されている。ゲート酸化層１４はゲート
スタック１１と基板１５との間に存在している。反応性
イオンエツチング（ＲＩＥ）を使用して酸化物１２とポ
リシリコン１３の両方をエッチし、酸化物側壁スペーサ
を形成する前に二酸化シリコン・ポリシリコンゲートス
タックの垂直側部を得る。
重要なことであるが、絶線性側壁スペーサを形成する全
ての従来技術において、垂直段差又は垂直側部を持った
二重層ゲートスタックに隣接してスペーサを形成するこ
とが推奨されるか又は仮定゛されている。しかしながら
、ゲートスタックを異なったエッチ速度の物質からなる
二重層から形成する場合には垂直側部を得ることは困難
である。
ての従来技術において、垂直段差又は垂直側部を持った
二重層ゲートスタックに隣接してスペーサを形成するこ
とが推奨されるか又は仮定゛されている。しかしながら
、ゲートスタックを異なったエッチ速度の物質からなる
二重層から形成する場合には垂直側部を得ることは困難
である。
例えば、ＭＯ８装置を製造する場合に、ポリシリコン層
の上にシリサイド層（通常タングステンの如き一層陽性
な元素即ち基とシリコンとの二元化合物）を積層した二
重層構成体をエッチして垂直壁を具備した二重層ゲート
スタックを形成することは困難である。塩素プラズマエ
ッチャンートは略垂直な壁を持ったスタックを形成する
が、処理装置の露出金属上に塩素化金属が形成されるこ
と又処理中のウェハ上の金属と反応するということの為
にそれを使用することは得策ではない。一方、ＣＦ４プ
ラズマの如きエッチャントは処理装置の露出金属上に不
所望の付着物を形成する問題を有するものではないが、
ＣＦ４プラズマは下側に存在するポリシリコンよりも遅
い速度で多くの金属シリサイドをエッチし該シリサイド
のアンダーカッティングを発生するので、それを使用し
た場合には垂直な壁を持ったスタックは形成されない。
の上にシリサイド層（通常タングステンの如き一層陽性
な元素即ち基とシリコンとの二元化合物）を積層した二
重層構成体をエッチして垂直壁を具備した二重層ゲート
スタックを形成することは困難である。塩素プラズマエ
ッチャンートは略垂直な壁を持ったスタックを形成する
が、処理装置の露出金属上に塩素化金属が形成されるこ
と又処理中のウェハ上の金属と反応するということの為
にそれを使用することは得策ではない。一方、ＣＦ４プ
ラズマの如きエッチャントは処理装置の露出金属上に不
所望の付着物を形成する問題を有するものではないが、
ＣＦ４プラズマは下側に存在するポリシリコンよりも遅
い速度で多くの金属シリサイドをエッチし該シリサイド
のアンダーカッティングを発生するので、それを使用し
た場合には垂直な壁を持ったスタックは形成されない。
止揚した「側壁スペーサ技術」において提案されている
反応性イオンエッチを使用した場合には、垂直な壁を持
ったスタックが形成されるが、これは標準のプラズマエ
ッチよりも一層高価な処理装置を必要とし、且つ標準の
プラズマエッチによって消費されるよりも一層大きなオ
ーダーのエネルギを消費する。
反応性イオンエッチを使用した場合には、垂直な壁を持
ったスタックが形成されるが、これは標準のプラズマエ
ッチよりも一層高価な処理装置を必要とし、且つ標準の
プラズマエッチによって消費されるよりも一層大きなオ
ーダーのエネルギを消費する。
本発明は、以上の点に鑑み為されたものであつア１．４
．え□、□、ヶ、□□、ワ、 また半導体装置
及びその製造方法を提供することを目的とする。
．え□、□、ヶ、□□、ワ、 また半導体装置
及びその製造方法を提供することを目的とする。
上述した従来技術は、垂直な段差又は垂直なスタックに
隣接して絶縁性側壁スペーサを形成することを推奨して
いる。従来技術と対比して、本発明に基づく絶縁性側壁
スペーサを形成する方法においては、二重スタック内の
夫々の物質に対して異なったエッチ速度を有するエッチ
ャントによって二重層スタックをエツチングすることに
よって形成されるオーバーハングを有効に利用するもの
である。本方法においては、第１ポリシリコン層の上に
第２層が積層されており、該第２層のエッチ速度が選択
したエッチャントに対して下側に存在するポリシリコン
層のエッチ速度よりも低いものである二重層半導体構成
体内に絶縁性側壁スペーサを形成する。通常、この第２
層は絶縁性物質か、シリサイドか、又は耐火性金属であ
る。絶縁性側壁スペーサを形成する場合には、最初に第
２層の１部と第１ポリシリコン層の１部とを除去して、
第２層の残部を第１ポリシリコン層の残部上にオーバー
ハングさせる。次いで、その結果得られる構成体上に絶
縁層を整合的に付着させ、次いで絶縁層の整合的付着か
ら得られる構成体を垂直にエツチングすることによって
絶縁性側壁スペーサを形成する。
隣接して絶縁性側壁スペーサを形成することを推奨して
いる。従来技術と対比して、本発明に基づく絶縁性側壁
スペーサを形成する方法においては、二重スタック内の
夫々の物質に対して異なったエッチ速度を有するエッチ
ャントによって二重層スタックをエツチングすることに
よって形成されるオーバーハングを有効に利用するもの
である。本方法においては、第１ポリシリコン層の上に
第２層が積層されており、該第２層のエッチ速度が選択
したエッチャントに対して下側に存在するポリシリコン
層のエッチ速度よりも低いものである二重層半導体構成
体内に絶縁性側壁スペーサを形成する。通常、この第２
層は絶縁性物質か、シリサイドか、又は耐火性金属であ
る。絶縁性側壁スペーサを形成する場合には、最初に第
２層の１部と第１ポリシリコン層の１部とを除去して、
第２層の残部を第１ポリシリコン層の残部上にオーバー
ハングさせる。次いで、その結果得られる構成体上に絶
縁層を整合的に付着させ、次いで絶縁層の整合的付着か
ら得られる構成体を垂直にエツチングすることによって
絶縁性側壁スペーサを形成する。
この様な絶縁性側壁スペーサの形成方法は従来の方法と
比較して幾つかの利点を有しており、例えば絶縁性側壁
スペーサを形成する前に垂直壁を持ったスタックを形成
する必要がなく、又側壁の幅を制御することが一層簡単
である。
比較して幾つかの利点を有しており、例えば絶縁性側壁
スペーサを形成する前に垂直壁を持ったスタックを形成
する必要がなく、又側壁の幅を制御することが一層簡単
である。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
第７図乃至第１０図は、本発明に基づいて絶縁性側壁ス
ペーサを形成する１方法を示している。
ペーサを形成する１方法を示している。
第７図は、通常、Ｎ型不純物又はＰ型不純物でドープさ
れているシリコン基板２１を有する半導体構成体を示し
ている。基板２１はゲート絶縁層２２（通常、酸化シリ
コン又は窒化シリコン）で被覆されている。１実施例に
おいては、絶縁層２・２は乾燥酸素中において９５０℃
で約４５０人の厚さに成長させた酸化シリコン層である
。別の実施例においては、公知の化学゛蒸着（ＣｖＤ）
によって酸化シリコン又は窒化シリコンから成るゲート
絶縁層を形成する。この絶縁層は、酸化窒化物等の公知
の絶縁物質の１つ又はその組み合せで構成することが可
能である。
れているシリコン基板２１を有する半導体構成体を示し
ている。基板２１はゲート絶縁層２２（通常、酸化シリ
コン又は窒化シリコン）で被覆されている。１実施例に
おいては、絶縁層２・２は乾燥酸素中において９５０℃
で約４５０人の厚さに成長させた酸化シリコン層である
。別の実施例においては、公知の化学゛蒸着（ＣｖＤ）
によって酸化シリコン又は窒化シリコンから成るゲート
絶縁層を形成する。この絶縁層は、酸化窒化物等の公知
の絶縁物質の１つ又はその組み合せで構成することが可
能である。
次いで、低圧力（ＬＰ）ＣＶＤによってポリシリコンの
第１層２３をゲート酸化層２２上に付着形成させる。通
常、ポリシリコン２３は、例″えば、隣又はその他の不
純物でドープされており、その導電度を増加させている
。通常、このドープしたポリシリコン層は２，０００人
と２，５００人との間の厚さを有している。
第１層２３をゲート酸化層２２上に付着形成させる。通
常、ポリシリコン２３は、例″えば、隣又はその他の不
純物でドープされており、その導電度を増加させている
。通常、このドープしたポリシリコン層は２，０００人
と２，５００人との間の厚さを有している。
冷壁低圧ＣＶＤ反応容器内においてタングステンシリサ
イド（ＷＳｉ２）第２層２４をドープしたポリシリコン
層２３上に付着形成させる。この場合の付着は、約４０
０℃においてシランとヘリウムで希釈した六弗化タング
ステンとで行なわれる。このプロセスの詳細は、Ｂｒｏ
ｒｓ等のｒＩＣプロセス条件に関連した低圧力ＣＶＤの
特性」、ソリッドステートテクノロジー、１８３〜８１
８６頁、１９８３年４月、の文献に詳細に記載されてい
る。層２４は、典型的番こ、１，０００人と２゜５００
人との間の厚さを有しており１通常、絶縁性物質、シリ
サイド（例えば、タングステンシリサイド）、又はタン
グステンの如き耐火性物質である。第２層２４は選択し
たエッチャントに対して下側に存在するドープしたボリ
シ、リコンよりも低いエッチ速度を有する任意の物質と
することが可能である。
イド（ＷＳｉ２）第２層２４をドープしたポリシリコン
層２３上に付着形成させる。この場合の付着は、約４０
０℃においてシランとヘリウムで希釈した六弗化タング
ステンとで行なわれる。このプロセスの詳細は、Ｂｒｏ
ｒｓ等のｒＩＣプロセス条件に関連した低圧力ＣＶＤの
特性」、ソリッドステートテクノロジー、１８３〜８１
８６頁、１９８３年４月、の文献に詳細に記載されてい
る。層２４は、典型的番こ、１，０００人と２゜５００
人との間の厚さを有しており１通常、絶縁性物質、シリ
サイド（例えば、タングステンシリサイド）、又はタン
グステンの如き耐火性物質である。第２層２４は選択し
たエッチャントに対して下側に存在するドープしたボリ
シ、リコンよりも低いエッチ速度を有する任意の物質と
することが可能である。
ホトレジスト層２５を第２層２４上に形成し、従来技術
によってパターン形成し、その結果得られ、る構成体を
非等方的にエツチングして、第７図に示した如き多層ス
タック２６を有する構成体２０を形成する。この場合の
非等方的エツチングは、例えば、プラズマＳＦ、を使用
して行なう。
によってパターン形成し、その結果得られ、る構成体を
非等方的にエツチングして、第７図に示した如き多層ス
タック２６を有する構成体２０を形成する。この場合の
非等方的エツチングは、例えば、プラズマＳＦ、を使用
して行なう。
次いで、構成体２０をＣＦ４またはＳＦ、を使用してプ
ラズマエッチするか又はＨＦ ： ＨＮＯ３：Ｈ，Ｏ＝
１ ： ６０ ： ６０を使用してウェットエッチして
、第８図に示したスタック２７を形成する。
ラズマエッチするか又はＨＦ ： ＨＮＯ３：Ｈ，Ｏ＝
１ ： ６０ ： ６０を使用してウェットエッチして
、第８図に示したスタック２７を形成する。
第８図において、第２層２４をプラズマエッチ又はウェ
ットエッチによって約２，０００人乃至２゜５００人だ
けアンダーカットし、その際に第２層２４はドープした
ポリシリコン層２３よりも遅い速度でエッチされる。
ットエッチによって約２，０００人乃至２゜５００人だ
けアンダーカットし、その際に第２層２４はドープした
ポリシリコン層２３よりも遅い速度でエッチされる。
第２層がタングステンシリサイド（Ｗｓｉ、）である場
合に、プラズマエッチャントＣＦ４又はＳＦ、は第２層
２４の略２倍の速度でドープしたポリシリコン層２３を
エッチする。
合に、プラズマエッチャントＣＦ４又はＳＦ、は第２層
２４の略２倍の速度でドープしたポリシリコン層２３を
エッチする。
第７図及び第８図に示したプロセスステップは、所望に
より、単一ステップのプラズマエッチ工程に結合させる
ことが可能である。本発明の１実施例においては、ＳＦ
、を主要なエツチング剤として使用する単一工程プレー
ナプラズマエツチング方式を使用して二重スタック２７
を形成する。
より、単一ステップのプラズマエッチ工程に結合させる
ことが可能である。本発明の１実施例においては、ＳＦ
、を主要なエツチング剤として使用する単一工程プレー
ナプラズマエツチング方式を使用して二重スタック２７
を形成する。
スタック２７が単−又は二つのエツチング工程の何れか
で形成されるかどうかに拘らず、第２層２４及びポリシ
リコン層２３に関しての選択させたエッチャントの公知
のエッチ速度の差からアンダーカットの量を容易に制御
することが可能である。ｌ実施例においては、約１分間
のＳＦ、を使用する単一プレーナプラズマエツチングシ
ステムによってタングステンシリサイドからなる約１゜
２００人のオーバーハング（突出部）が形成される。シ
リサイドとポリシリコンから成る二重層のエツチング特
性は、Ｐ、 Ｃｈａｎｇ等のｒＳＦ、を使用するポリシ
リコン及びモリブデンシリサイドのインラインプラズマ
エッチ」、コダック・マイクロエレクトロニクス−セミ
ナー・プロシーディングズ、９〜“１４頁、１９８８０
年１０月、の文献に記載されている。
で形成されるかどうかに拘らず、第２層２４及びポリシ
リコン層２３に関しての選択させたエッチャントの公知
のエッチ速度の差からアンダーカットの量を容易に制御
することが可能である。ｌ実施例においては、約１分間
のＳＦ、を使用する単一プレーナプラズマエツチングシ
ステムによってタングステンシリサイドからなる約１゜
２００人のオーバーハング（突出部）が形成される。シ
リサイドとポリシリコンから成る二重層のエツチング特
性は、Ｐ、 Ｃｈａｎｇ等のｒＳＦ、を使用するポリシ
リコン及びモリブデンシリサイドのインラインプラズマ
エッチ」、コダック・マイクロエレクトロニクス−セミ
ナー・プロシーディングズ、９〜“１４頁、１９８８０
年１０月、の文献に記載されている。
本発明の１実施例においては、スタック２７を使用して
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のゲー
トを形成する。断面で示したゲートスタックは、チップ
と呼ばれる半導体物質からなるモノリシックなブロック
内、に形成される多くのゲートスタックの１つであるる
本実施例においては、従来技術を使用してホトレジスト
層２５を剥離し、且つ低ドーズ量（通常、Ｉ Ｘ １０
１３イオン数／ａ＃）の燐イオンを全面的に注入して、
第９ａ図及び第９ｂ図に示した如くＮ−ソース及びドレ
イン領域４２を形成する。Ｎ−ソース及びドレイン領域
４２は第２層２４の端部２４ａ及び２４ｂと自己整合し
ている。シリコン基板２１がＰ型ドーパントでドープさ
れているチップの領域（第９ａ図において領域４１とし
て示しである）において、半導体構成体４０を使用して
Ｎチャンネルデバイスを構成している。Ｐ型ドーパント
でドープしたシリコン基板２１のチップの領域（第９ｂ
図において領域５１として示しである）において、半導
体構成体５０を使用してＰチャンネルデバイスを構成し
ている。本発明の１実施例の特徴の１つであるが、低ド
ーズ量の燐イオン注入はチップ全体の一様な注入であり
、この様な構成とすることにより伝統的なマスク工程を
取り除いている。
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のゲー
トを形成する。断面で示したゲートスタックは、チップ
と呼ばれる半導体物質からなるモノリシックなブロック
内、に形成される多くのゲートスタックの１つであるる
本実施例においては、従来技術を使用してホトレジスト
層２５を剥離し、且つ低ドーズ量（通常、Ｉ Ｘ １０
１３イオン数／ａ＃）の燐イオンを全面的に注入して、
第９ａ図及び第９ｂ図に示した如くＮ−ソース及びドレ
イン領域４２を形成する。Ｎ−ソース及びドレイン領域
４２は第２層２４の端部２４ａ及び２４ｂと自己整合し
ている。シリコン基板２１がＰ型ドーパントでドープさ
れているチップの領域（第９ａ図において領域４１とし
て示しである）において、半導体構成体４０を使用して
Ｎチャンネルデバイスを構成している。Ｐ型ドーパント
でドープしたシリコン基板２１のチップの領域（第９ｂ
図において領域５１として示しである）において、半導
体構成体５０を使用してＰチャンネルデバイスを構成し
ている。本発明の１実施例の特徴の１つであるが、低ド
ーズ量の燐イオン注入はチップ全体の一様な注入であり
、この様な構成とすることにより伝統的なマスク工程を
取り除いている。
即ち、伝統的には、後に形成されるべきＰチャンネルト
ランジスタのソース・ドレイン領域内に低ドーズ量の燐
イオンを注入する間Ｎチャンネルトランジスタの後に形
成されるべきソース・ドレイン領域上にマスク層を形成
するものである５燐イオン注入の後に高温度（９５０’
Ｃ乃至１，０００℃）窒素アニールサイクルをおこなっ
てＮ−ドレイン及びソー人頼域４２の深さを約０．３５
ミクロン深くし且つ両者間のチャンネル内に部分的に侵
入させて横方向に拡散させ、従って、第１０図に示した
如く、これらの領域の端部はポリシリコン層２３の端部
２３ａ及び２３ｂと整合される。領域４２におけるドー
パント濃度は約５×１０ 原子数／ｄである。高温度ア
ニールサイクルは、更に、ポリシリコン層２３とシリサ
イド層２４とで構成されるゲート相互持続体のシート抵
抗を減少させる。例えば、シート抵抗はアニール前にお
いては約３０Ω／口であるが２５分間のアニール後にお
いては約２〜３Ω／口である。ゲート相互接続体の固有
抵抗が低いものであることは、チャンネル幅が２ミクロ
ンのオーダーの高速半導体装置を形成する場合に必要で
ある。
ランジスタのソース・ドレイン領域内に低ドーズ量の燐
イオンを注入する間Ｎチャンネルトランジスタの後に形
成されるべきソース・ドレイン領域上にマスク層を形成
するものである５燐イオン注入の後に高温度（９５０’
Ｃ乃至１，０００℃）窒素アニールサイクルをおこなっ
てＮ−ドレイン及びソー人頼域４２の深さを約０．３５
ミクロン深くし且つ両者間のチャンネル内に部分的に侵
入させて横方向に拡散させ、従って、第１０図に示した
如く、これらの領域の端部はポリシリコン層２３の端部
２３ａ及び２３ｂと整合される。領域４２におけるドー
パント濃度は約５×１０ 原子数／ｄである。高温度ア
ニールサイクルは、更に、ポリシリコン層２３とシリサ
イド層２４とで構成されるゲート相互持続体のシート抵
抗を減少させる。例えば、シート抵抗はアニール前にお
いては約３０Ω／口であるが２５分間のアニール後にお
いては約２〜３Ω／口である。ゲート相互接続体の固有
抵抗が低いものであることは、チャンネル幅が２ミクロ
ンのオーダーの高速半導体装置を形成する場合に必要で
ある。
アニール工程の後に、例えば、化学蒸着法にょ
１っで半導体構成体４０乃至は半導体構成体５ｏ
上に約２，０００人〜４，０００人の厚さのＳｉＯ□か
らなる整合層６１を形成し、第１０図に示した半導体６
０を形成する。他の実施例においては、整合層２４は窒
化シリコン、酸化アルミニウム、又はその他の絶縁性物
質、又はこれらの組み合せとすることが可能である。
１っで半導体構成体４０乃至は半導体構成体５ｏ
上に約２，０００人〜４，０００人の厚さのＳｉＯ□か
らなる整合層６１を形成し、第１０図に示した半導体６
０を形成する。他の実施例においては、整合層２４は窒
化シリコン、酸化アルミニウム、又はその他の絶縁性物
質、又はこれらの組み合せとすることが可能である。
次いで、構成体６０を垂直にエッチして酸化層６１及び
２２を部分的に除去してドープしたシリコン基板領域４
２を露出させると共に、第１１図に示した如く、第２層
２４の端部の下側の領域を′充填する垂直側壁酸化物ス
ペーサ７１を持った構成体７０を形成する。第１１図に
示した如く該スペーサの基部近傍で測定した側壁酸化物
スペーサ７１の幅Ｗは約０．３ミクロンである。一般的
に、本発明に基づいて形成される絶縁性側壁スペーサの
幅は整合性絶縁層の厚さと、第２層２４と下側に存在す
るポリシリコン層２３との間のエッチンーグ速度の差異
と、エッチ時間と、オーバーエッチ゛ 時間とに依存す
る。これらの変数を制御することによって約０．１５ミ
クロン力）ら０．４ミクロンの範囲内の幅を持ったスペ
ーサが形成される。１実施例で使用されるエッチャント
はＣＨＦ、：Ｏ。
２２を部分的に除去してドープしたシリコン基板領域４
２を露出させると共に、第１１図に示した如く、第２層
２４の端部の下側の領域を′充填する垂直側壁酸化物ス
ペーサ７１を持った構成体７０を形成する。第１１図に
示した如く該スペーサの基部近傍で測定した側壁酸化物
スペーサ７１の幅Ｗは約０．３ミクロンである。一般的
に、本発明に基づいて形成される絶縁性側壁スペーサの
幅は整合性絶縁層の厚さと、第２層２４と下側に存在す
るポリシリコン層２３との間のエッチンーグ速度の差異
と、エッチ時間と、オーバーエッチ゛ 時間とに依存す
る。これらの変数を制御することによって約０．１５ミ
クロン力）ら０．４ミクロンの範囲内の幅を持ったスペ
ーサが形成される。１実施例で使用されるエッチャント
はＣＨＦ、：Ｏ。
であり、これはシリコンと比較して絶縁層２２をエツチ
ングする上で高い選択性を持っている。例えば、絶縁層
２２がＳｉｎ、である場合に、シリコンに対する層２２
のエッチ速度の比は約５＝１であり、且つ絶縁層２２が
シリコンである場合に、シリコン２２に対する層２２の
エッチ速度の比は約２．５：１である。
ングする上で高い選択性を持っている。例えば、絶縁層
２２がＳｉｎ、である場合に、シリコンに対する層２２
のエッチ速度の比は約５＝１であり、且つ絶縁層２２が
シリコンである場合に、シリコン２２に対する層２２の
エッチ速度の比は約２．５：１である。
Ｎチャンネル装置（即ち、下側に存在する基板領域４１
がＰ型不純物でドープされたシリコン）を形成する場合
に、垂直エツチング工程に続いて砒素の如きＮ型ドーパ
ントを注入して、第１２ａ図に示した如く、ソース及び
ドレイン領域４２内（７）Ｎ十領域８１内を約１×１０
２０ｙＫ子数／ｃａｌＯ’）濃度とさせる。Ｇｒｏｖｅ
の［半導体装置の物理及び技術Ｊ、ジョンワイリーアン
ドサンズ（１９６７）、２４３頁、に記載される如く、
これらの領域と後のメタリゼーション層（不図示）との
間に良好なオーミック接触を確保する為にはＮ十注入が
必要である。重要な−こ、とであるが、ゲート２３の端
部における側壁スペーサ７１は、側壁スペーサの下側に
存在するＮ−領域の部分をＮ十注入からシールドする。
がＰ型不純物でドープされたシリコン）を形成する場合
に、垂直エツチング工程に続いて砒素の如きＮ型ドーパ
ントを注入して、第１２ａ図に示した如く、ソース及び
ドレイン領域４２内（７）Ｎ十領域８１内を約１×１０
２０ｙＫ子数／ｃａｌＯ’）濃度とさせる。Ｇｒｏｖｅ
の［半導体装置の物理及び技術Ｊ、ジョンワイリーアン
ドサンズ（１９６７）、２４３頁、に記載される如く、
これらの領域と後のメタリゼーション層（不図示）との
間に良好なオーミック接触を確保する為にはＮ十注入が
必要である。重要な−こ、とであるが、ゲート２３の端
部における側壁スペーサ７１は、側壁スペーサの下側に
存在するＮ−領域の部分をＮ十注入からシールドする。
このシールドにより、第１２．ａ図に示した如く、Ｎ十
領域８１とＮ−領域４２との間に横方向の分離が与えら
れる。この横方向分離は略側壁スペーサの厚さである。
領域８１とＮ−領域４２との間に横方向の分離が与えら
れる。この横方向分離は略側壁スペーサの厚さである。
次いで、第１２ａ図に示した構成体７４を約９００℃の
温度でアニールし、Ｎ＋ソース及びドレイン領域８１を
約２，０００人の深さへ拡散させ第１３ａ図に示した構
成体８０を形成する。このアニール工程によって側壁ス
ペーサ７１の下側に於いても垂直接合深さの９０〜１０
０％に略等しいＮ十領域８１の横方向拡散が起こる。
温度でアニールし、Ｎ＋ソース及びドレイン領域８１を
約２，０００人の深さへ拡散させ第１３ａ図に示した構
成体８０を形成する。このアニール工程によって側壁ス
ペーサ７１の下側に於いても垂直接合深さの９０〜１０
０％に略等しいＮ十領域８１の横方向拡散が起こる。
Ｐチャンネル装置（即ち、下側に存在する基板領域５１
がＮ型不純物でドープしたシリコン）を形成する場合、
垂直エツチング工程の後にＢＦ。
がＮ型不純物でドープしたシリコン）を形成する場合、
垂直エツチング工程の後にＢＦ。
の如きＰ型ドーパントを注入して第１２ｂ図に示した如
くソース及びドレイン領域９１内を約５×１０１９原子
数／ｄの濃度とさせる。このＰ型注入の後に約９００℃
の温度でアニールを行ない第１３ｂ図に示した如くＰ十
領域を形成する。アニールの後にＰ＋ソース及びドレイ
ン領域９１は約３゜０００人の厚さを有している。
くソース及びドレイン領域９１内を約５×１０１９原子
数／ｄの濃度とさせる。このＰ型注入の後に約９００℃
の温度でアニールを行ない第１３ｂ図に示した如くＰ十
領域を形成する。アニールの後にＰ＋ソース及びドレイ
ン領域９１は約３゜０００人の厚さを有している。
この状態においてＰチャンネル及びＮチャンネルトラン
ジスタを完成する為の工程は二重スタックの第２層の組
成に依存する。例えば、第２層２４が窒化シリコンＳｉ
３Ｎ、の場合、公知の技術例えば高温の燐酸Ｈ３Ｐ０．
によるエツチング）を使用して第２層２４を除去し、プ
ラチナの如き貴金属か又はチタンの如き耐火性金属を付
着形成させ、次いでそれを焼結させてポリシリコン層２
３の上部とＮ十及びＰ＋のソース及びドレイン領域８１
及び９１の夫々の上部と反応させてプラチナシリサイド
ＰｔＳｉ層１０１を形成する。公知の技術（例えば、王
水によるエツチング）を使用して反応しなかったプラチ
ナを除去して第１４ａ図及び第１４ｂ１ｇに示した如き
Ｐチャンネル及びＮチャンネルトランジスタ１００及び
１１０を形成する。
ジスタを完成する為の工程は二重スタックの第２層の組
成に依存する。例えば、第２層２４が窒化シリコンＳｉ
３Ｎ、の場合、公知の技術例えば高温の燐酸Ｈ３Ｐ０．
によるエツチング）を使用して第２層２４を除去し、プ
ラチナの如き貴金属か又はチタンの如き耐火性金属を付
着形成させ、次いでそれを焼結させてポリシリコン層２
３の上部とＮ十及びＰ＋のソース及びドレイン領域８１
及び９１の夫々の上部と反応させてプラチナシリサイド
ＰｔＳｉ層１０１を形成する。公知の技術（例えば、王
水によるエツチング）を使用して反応しなかったプラチ
ナを除去して第１４ａ図及び第１４ｂ１ｇに示した如き
Ｐチャンネル及びＮチャンネルトランジスタ１００及び
１１０を形成する。
第２層２４がシリサイドの場合、第２層２４は除去させ
ることがなく、且つ、第１３ａ図及び第１３ｂ図に示し
た如く、半導体構成体８０及び９０の上にプラチナが付
着形成され且つ焼結されてＮ十及びＰ十領域８１及び９
１の夫々の上部と反応して、第１５ａ図及び第１５ｂ図
に夫々示した如く、トランジスタ１２０及び１３０のプ
ラチナシリサイド層１０１を形成する。
ることがなく、且つ、第１３ａ図及び第１３ｂ図に示し
た如く、半導体構成体８０及び９０の上にプラチナが付
着形成され且つ焼結されてＮ十及びＰ十領域８１及び９
１の夫々の上部と反応して、第１５ａ図及び第１５ｂ図
に夫々示した如く、トランジスタ１２０及び１３０のプ
ラチナシリサイド層１０１を形成する。
第１４ａ図、第１４ｂ図、第１５ａ図及び第１５ｂ図に
例示される如きオーバーハングによって誘起される側壁
スペーサを使用し上述した如きプロセスによて形成され
るトランジスタは従来の方法で形成されるトランジスタ
と比べ幾つかの利点を有している。
例示される如きオーバーハングによって誘起される側壁
スペーサを使用し上述した如きプロセスによて形成され
るトランジスタは従来の方法で形成されるトランジスタ
と比べ幾つかの利点を有している。
第１に、酸化物スペーサ７１の輻Ｗ（第１１図に示した
如くスペーサ７１の底部近傍で測定した値）は主に本発
明方法によって制御されるものであり、それはアンダー
カットの程度を制御することによってなされ、そのアン
ダーカットの程度は、第２層２４とその下側に存在する
ドープしたポリシリコン層２３とに対するエッチ速度の
差異と、エッチ時間と、オーバーエッチ時間と、整合酸
化物層の厚さとに依存する。従来の方法によって形成さ
れる酸化物スペーサの幅は上掲した「側壁スペーサ技術
」に記載されている幾何学的要因に依存しており、該要
因としてはパターン段差のアスペクト比や、パターン段
差の端部が垂線となる角度や、ＣＶＤ層の厚さやオーバ
ーエッチ時間等がある。
如くスペーサ７１の底部近傍で測定した値）は主に本発
明方法によって制御されるものであり、それはアンダー
カットの程度を制御することによってなされ、そのアン
ダーカットの程度は、第２層２４とその下側に存在する
ドープしたポリシリコン層２３とに対するエッチ速度の
差異と、エッチ時間と、オーバーエッチ時間と、整合酸
化物層の厚さとに依存する。従来の方法によって形成さ
れる酸化物スペーサの幅は上掲した「側壁スペーサ技術
」に記載されている幾何学的要因に依存しており、該要
因としてはパターン段差のアスペクト比や、パターン段
差の端部が垂線となる角度や、ＣＶＤ層の厚さやオーバ
ーエッチ時間等がある。
第２に、酸化物スペーサの幅（スペーサ７１の底部近傍
で測定した値）はＲＩＥのオーバーエッチ時間及びＣＶ
Ｄ層６１の厚さによっては上掲した「側壁スペーサ技術
」に代表される従来の方法と比べて影響を受けることが
少なく、それは第１１図に示した第２層２４の保護オー
バーハングの為である。
で測定した値）はＲＩＥのオーバーエッチ時間及びＣＶ
Ｄ層６１の厚さによっては上掲した「側壁スペーサ技術
」に代表される従来の方法と比べて影響を受けることが
少なく、それは第１１図に示した第２層２４の保護オー
バーハングの為である。
第３に、本発明に基づいて形成される側壁スペーサを持
ったトランジスタにおいてはミラー容量が減少されてい
る。このことを第１６ａ図及び第１６ｂ図に示しである
。第１６ａ図は従来の側壁スペーサを使用して形成した
Ｎチャンネルトランジスタ１４０を示している。層１２
１とドープしたポリシリコン層２３とで構成される二重
スタックゲートの右端１４３と該端部１４３の下側のＮ
−領域４２との間のミラー容量は、右端１４３の底部表
面２３ｃとＮ−領域４２の表面４２ａとの間の距離ｄに
逆比例する。左端１４２に関しても同様のことが言える
。一方１本発明に基づいて側壁スペーサ７１を形成する
場合には、層１２１の右端１５３と該端部１５３の下側
のＮ−領域５２との間のミラー容量は、層１２１の底部
表面１２１ｃとＮ−領域４２の表面４２ａとの間の距離
ｄ’に逆比例する。層１２１の左端１５２に対しても同
様のことが言える６構−成上ｄ′ １２よりも大きいの
で、従来の構成によって与えられるミラー容量と比較し
て本発明のミラー容量は減少されている。
ったトランジスタにおいてはミラー容量が減少されてい
る。このことを第１６ａ図及び第１６ｂ図に示しである
。第１６ａ図は従来の側壁スペーサを使用して形成した
Ｎチャンネルトランジスタ１４０を示している。層１２
１とドープしたポリシリコン層２３とで構成される二重
スタックゲートの右端１４３と該端部１４３の下側のＮ
−領域４２との間のミラー容量は、右端１４３の底部表
面２３ｃとＮ−領域４２の表面４２ａとの間の距離ｄに
逆比例する。左端１４２に関しても同様のことが言える
。一方１本発明に基づいて側壁スペーサ７１を形成する
場合には、層１２１の右端１５３と該端部１５３の下側
のＮ−領域５２との間のミラー容量は、層１２１の底部
表面１２１ｃとＮ−領域４２の表面４２ａとの間の距離
ｄ’に逆比例する。層１２１の左端１５２に対しても同
様のことが言える６構−成上ｄ′ １２よりも大きいの
で、従来の構成によって与えられるミラー容量と比較し
て本発明のミラー容量は減少されている。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが９本発明はこれら具体例にのみ限定されるべきもの
ではなく本発明の技、術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
たが９本発明はこれら具体例にのみ限定されるべきもの
ではなく本発明の技、術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
第１図は水平及び垂直な表面を持った従来の半導体構成
体を示した説明図、第２図は第１図の構成体上に整合的
絶縁層を付着形成した状態を示した説明図、第３図は従
来の絶縁性側壁スペーサを示した説明図、第４ａ図は従
来技術を使用して側壁スペーサ幅を決定する幾何学的諸
量を示した説明図、第５ａ図は段差端部と垂線との間の
角度及びオーバーエッチをパラメータとして使用して幾
何学的要因をアスペクト比の関数として示したグラフ図
、第５ｂ図はアスペクト比をパラメータとして使用して
幾何学的要因を段差端部と垂線との間の角度の関数とし
て示したグラフ図、第６図は半導体装置に使用する二重
層ゲートスタックを示した説明図、第７図は垂直エッチ
によって形成された二重層スタックを持った半導体構成
体を示した説明図、第８図はプラズマエッチ又はウェッ
トエッチ後の第７図の半導体構成体を示した説明図。 第９ａ図はＰチャンネル装置を形成する為に使用したＮ
−ソース及びドレイン領域とＰ型基板とを
ゝ有する半導体構成体を示した説明図、第９ｂ図はＮ
チャンネル装置を形成する為に使用したＮ−ソース及び
ドレイン領域とＮ型基板を持った半導体構成体を示した
説明図、第１０図はアニール及び絶縁層の整合的付着を
行なった後の第９ａ図又は第９ｂ図に基づく半導体構成
体を示した説明図、第１１図は第０図の半導体構成体を
垂直にエツチングすることによって形成される絶縁性側
壁スペーサを示した説明図、第１２ａ図は第１１図の基
板がＰ型ドーパントでドープされている場合のＮ＋注入
後の第１１図の構成体を示した説明図、第１２ｂ図は第
１１図の基板がＮ型ドーパントでドープされている場合
のＮ十注入後の第１１図の構成体を示した説明図、第１
３ａ図はアニール後の第１２ａ図の半導体構成体を示し
た説明図、第１３ｂ図はアニール後の第１２ｂ図の半導
体構成体を示した説明図、第１４ａ図は窒化シリコン除
去−とプラチナ付着と反応しなかったプラチナの焼結及
び除去後の第１３ａ図の半導体構成体（ゲートスタック
の第２層が窒化シリコン）を示した説明図、、第１４ｂ
図は窒化シリコン除去とプラチナの付着と反応しなかっ
たプラチナの焼結及び除去後の第１３ｂ図の半導体構成
体（第２層が窒化シリコン）を示した説明図、第１５ａ
図はプラチナの付着と反応しなかったプラチナの焼結及
び除去後の第１３ａ図の半導体構成体（第２層がシリサ
イド）を示した説明図、第１５ｂ図はプラチナの付着と
反応しなかったプラチナの焼結及び除去後の第１３ｂ図
の半導体構成体（第２層がシリサイド）を示した説明図
、第１６ａ図は従来の側壁スペーサを有する半導体構成
体を示した説明図、第１６ｂ図は本発明に基づいて形成
した側壁スペーサを有する半導体構成体を示した説明図
、である。 （符号の説明） ２１： シリコン基板 ２２： ゲート絶縁層 ２３： 第１層 ２３： 第２層 ２５： ホトレジスト層 ２６： スタック ７に 側壁スペーサ 特許出願人 モノリシック メモリーズ。 インコーホレイテッド 図面の浄書（内容に変更なし） ○ ■ ０１）（！Ｊ 手続補正書防式） ％式％ １、事件の表示 昭和６０年 特 許 願 第６８
５７８号２、発明の名称 ＣＭＯ８装置の製造方法
３、補正をする者 事件との関係 特許出願人 ４、代理人
体を示した説明図、第２図は第１図の構成体上に整合的
絶縁層を付着形成した状態を示した説明図、第３図は従
来の絶縁性側壁スペーサを示した説明図、第４ａ図は従
来技術を使用して側壁スペーサ幅を決定する幾何学的諸
量を示した説明図、第５ａ図は段差端部と垂線との間の
角度及びオーバーエッチをパラメータとして使用して幾
何学的要因をアスペクト比の関数として示したグラフ図
、第５ｂ図はアスペクト比をパラメータとして使用して
幾何学的要因を段差端部と垂線との間の角度の関数とし
て示したグラフ図、第６図は半導体装置に使用する二重
層ゲートスタックを示した説明図、第７図は垂直エッチ
によって形成された二重層スタックを持った半導体構成
体を示した説明図、第８図はプラズマエッチ又はウェッ
トエッチ後の第７図の半導体構成体を示した説明図。 第９ａ図はＰチャンネル装置を形成する為に使用したＮ
−ソース及びドレイン領域とＰ型基板とを
ゝ有する半導体構成体を示した説明図、第９ｂ図はＮ
チャンネル装置を形成する為に使用したＮ−ソース及び
ドレイン領域とＮ型基板を持った半導体構成体を示した
説明図、第１０図はアニール及び絶縁層の整合的付着を
行なった後の第９ａ図又は第９ｂ図に基づく半導体構成
体を示した説明図、第１１図は第０図の半導体構成体を
垂直にエツチングすることによって形成される絶縁性側
壁スペーサを示した説明図、第１２ａ図は第１１図の基
板がＰ型ドーパントでドープされている場合のＮ＋注入
後の第１１図の構成体を示した説明図、第１２ｂ図は第
１１図の基板がＮ型ドーパントでドープされている場合
のＮ十注入後の第１１図の構成体を示した説明図、第１
３ａ図はアニール後の第１２ａ図の半導体構成体を示し
た説明図、第１３ｂ図はアニール後の第１２ｂ図の半導
体構成体を示した説明図、第１４ａ図は窒化シリコン除
去−とプラチナ付着と反応しなかったプラチナの焼結及
び除去後の第１３ａ図の半導体構成体（ゲートスタック
の第２層が窒化シリコン）を示した説明図、、第１４ｂ
図は窒化シリコン除去とプラチナの付着と反応しなかっ
たプラチナの焼結及び除去後の第１３ｂ図の半導体構成
体（第２層が窒化シリコン）を示した説明図、第１５ａ
図はプラチナの付着と反応しなかったプラチナの焼結及
び除去後の第１３ａ図の半導体構成体（第２層がシリサ
イド）を示した説明図、第１５ｂ図はプラチナの付着と
反応しなかったプラチナの焼結及び除去後の第１３ｂ図
の半導体構成体（第２層がシリサイド）を示した説明図
、第１６ａ図は従来の側壁スペーサを有する半導体構成
体を示した説明図、第１６ｂ図は本発明に基づいて形成
した側壁スペーサを有する半導体構成体を示した説明図
、である。 （符号の説明） ２１： シリコン基板 ２２： ゲート絶縁層 ２３： 第１層 ２３： 第２層 ２５： ホトレジスト層 ２６： スタック ７に 側壁スペーサ 特許出願人 モノリシック メモリーズ。 インコーホレイテッド 図面の浄書（内容に変更なし） ○ ■ ０１）（！Ｊ 手続補正書防式） ％式％ １、事件の表示 昭和６０年 特 許 願 第６８
５７８号２、発明の名称 ＣＭＯ８装置の製造方法
３、補正をする者 事件との関係 特許出願人 ４、代理人
Claims (1)
- 【特許請求の範囲】 １、ポリシリコンからなる第１層の上に選択されたエッ
チャントに対して前記ポリシリコンよりも一層遅い速度
でエッチする物質からなる第２層が積層されている半導
体構成体において絶縁性側壁を形成する方法において、
前記第２層の１部と前記第１層の１部とをエッチングし
て前記第２層の残部を前記第一層の残部からオーバーハ
ングさせ、前記第２層の前記１部と前記第１層の前記１
部とをエッチングして得られる構成体上に絶縁層を整合
的に付着させ、前記絶縁層を整合的に付着して得られた
構成体を垂直にエッチングして前記絶縁性側壁を形成し
、前記側壁が前記第１層の前記残部からオーバーハング
する前記第２層の前記残部の下側の領域を充填している
ことを特徴とする方法。 ２、上記第１項において、前記絶縁層が二酸化シリコン
、窒化シリコン、酸化アルミニウム、又はこれらの組み
合わせの物質から構成される群から選択された物質であ
ることを特徴とする方法。 ３、上記第２項において、前記第２層がシリサイド、耐
火性金属、絶縁性物質で構成される群から選択された物
質であることを特徴とする方法。 ４、上記第１項において、ポリシリコンからなる前記第
１層が選択されたドーパントでドープされていることを
特徴とする方法。 ５、絶縁性側壁スペーサを持った半導体装置の製造方法
において、選択した領域内が選択したドーパントでドー
プされているシリコン基板上に酸化物層を形成し、前記
酸化物層上にポリシリコンの第１層を形成し、前記第１
層上に選択されたエッチャントに対して前記第１層より
も遅い速度でエッチされる性質の物質の第２層を形成し
、前記第２層上にホトレジスト層を形成すると共にパタ
ーニングし、前記酸化物層の選択した部分を露出させる
為に前記第２層を前記第１層よりも遅い速度でエッチす
るエッチャントで上述した工程によって得られた構成体
をエッチングして前記第２層の残部を前記第１層の残部
からオーバーハングさせ、前記酸化物層の前記露出され
た選択部分の選択したものの中に選択した導電型のイオ
ンを注入し、前記注入の後に得られる構成体上に電気的
に絶縁性の物質からなる層を整合的に付着し、前記整合
的な付着から得られる構成体を垂直にエッチングして前
記絶縁性側壁スペーサを形成し、前記スペーサが前記第
１層の前記残部からオーバーハングする前記第２層の前
記残部の下側の領域を充填していることを特徴とする方
法。 ６、上記第５項において、前記第２層はシリサイド、耐
火性金属、絶縁性物質から構成される群から選択される
物質であることを特徴とする方法。 ７、上記第５項において、前記電気的絶縁性物質からな
る層が、二酸化シリコン、窒化シリコン、酸化アルミニ
ウム、これらの物質の組み合せから構成される群から選
択させる物質であることを特徴とする方法。 ８、上記第５項において、前記ポリシリコンの第１層が
選択されたドーパントでドープされていることを特徴と
する方法。 ９、選択ドープ領域を具備した基板を有しており、前記
基板上にゲートスタックが形成されており、前記ゲート
スタックがポリシリコンからなる第１層を具備すると共
にシリサイドと耐火性金属と絶縁性物質とで構成される
群から選択される物質からなる第２層を具備しており、
前記スタックの前記第２層の各端部は前記スタックの前
記第１層の各端部からオーバーハングしており、電気的
絶縁性物質からなる側壁スペーサを有しており、前記側
壁スペーサが前記第２層の各端部の下側の領域を充填し
ており前記第２層の前記端部と前記選択ドープ領域の選
択したものとの間の容量を減少させていることを特徴と
する半導体装置。 １０、上記第９項において、前記選択ドープ領域の前記
選択したものがＭＯＳトランジスタのソース・ドレイン
領域であることを特徴とする装置。 １１、上記第９項において、前記電気的絶縁性物質が二
酸化シリコン、窒化シリコン、酸化アルミニウム、及び
これらの物質の組み合せから構成される群から選択され
るものであることを特徴とする装置。 １２、上記第９項において、前記ポリシリコンからなる
第１層が選択されたドーパントでドープされていること
を特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US59579684A | 1984-04-02 | 1984-04-02 | |
| US595796 | 1984-04-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615524A true JPS615524A (ja) | 1986-01-11 |
Family
ID=24384710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068578A Pending JPS615524A (ja) | 1984-04-02 | 1985-04-02 | Ｃｍｏｓ装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0164186A1 (ja) |
| JP (1) | JPS615524A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259843A (ja) * | 1990-03-06 | 1991-11-19 | Fuji Photo Film Co Ltd | シート体搬送機構 |
| KR100361577B1 (ko) * | 2000-07-24 | 2002-11-18 | 아남반도체 주식회사 | 모스형 반도체 소자의 와이드 헤드 게이트 제조 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4722910A (en) * | 1986-05-27 | 1988-02-02 | Analog Devices, Inc. | Partially self-aligned metal contact process |
| EP0272755B1 (en) * | 1986-12-23 | 1994-03-16 | Philips Electronics Uk Limited | A method of manufacturing a semiconductor device |
| US4755477A (en) * | 1987-03-24 | 1988-07-05 | Industrial Technology Research Institute | Overhang isolation technology |
| JPS6454764A (en) * | 1987-06-11 | 1989-03-02 | Gen Electric | Manufacture of metal oxde semiconductor device |
| JPH01129440A (ja) * | 1987-11-14 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| FR2739491B1 (fr) * | 1995-09-28 | 1997-12-12 | Sgs Thomson Microelectronics | Procede de modification du dopage d'une couche de silicium |
| US10354880B2 (en) * | 2017-04-05 | 2019-07-16 | International Business Machines Corporation | Sidewall spacer with controlled geometry |
-
1985
- 1985-04-01 EP EP85302276A patent/EP0164186A1/en not_active Withdrawn
- 1985-04-02 JP JP60068578A patent/JPS615524A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259843A (ja) * | 1990-03-06 | 1991-11-19 | Fuji Photo Film Co Ltd | シート体搬送機構 |
| KR100361577B1 (ko) * | 2000-07-24 | 2002-11-18 | 아남반도체 주식회사 | 모스형 반도체 소자의 와이드 헤드 게이트 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0164186A1 (en) | 1985-12-11 |
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