JPS6155299U - - Google Patents

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JPS6155299U
JPS6155299U JP6911885U JP6911885U JPS6155299U JP S6155299 U JPS6155299 U JP S6155299U JP 6911885 U JP6911885 U JP 6911885U JP 6911885 U JP6911885 U JP 6911885U JP S6155299 U JPS6155299 U JP S6155299U
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JP
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pair
input
potential
differential amplifier
output terminals
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JP6911885U
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Description

【図面の簡単な説明】
第１図は従来の１トランジスタメモリシステム
のブロツク図、第２図は第１図の１トランジスタ
メモリ回路の１部を示す図、第３図、第４図は増
巾器周辺の波形図、第５図は本考案の実施例の１
トランジスタメモリシステムブロツク図、第６図
は第５図の１部を示す図、第７図、第８図は本考
案の実施例の増幅器周辺の波形図である。 図において、１０はメモリセル、１１はダミー
セル、１３，１３′はＩ／Ｏバス、１２，１４は
増巾器、１５，１５′はデコーダ１６は桁線をそ
れぞれ示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 語線と桁線に接続され該語線が付勢された時に
    その記憶情報を該桁線に与える複数のメモリセル
    を有し、該桁線は２本毎に桁線対を構成するよう
    になされたメモリ回路において、一対の入出力端
    子を有し該一対の入出力端子の内高い方のレベル
    にある一方を第１の電位に、該一対の入出力端子
    の内低い方のレベルにある他方を第２の電位にそ
    れぞれ増幅しうる複数の差動増幅回路と、該差動
    増幅回路の一対の入出力端子を該桁線対にそれぞ
    れ接続する手段と、一対の入力端子を有する出力
    差動増幅回路と、該差動増幅回路を選択し、選択
    された差動増幅回路の一対の入出力端子を該出力
    差動増幅回路の一対の入力端子に接続する手段と
    、該差動増幅回路の増幅動作に先立つて各桁線を
    第３の電位に設定する手段とを備え、該第３の電
    位は該第１の電位よりも低くかつ該第２の電位よ
    りも高い値であることを特徴とすをメモリ回路。
JP6911885U 1985-05-10 1985-05-10 Pending JPS6155299U (ja)

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JP6911885U JPS6155299U (ja) 1985-05-10 1985-05-10

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JPS6155299U true JPS6155299U (ja) 1986-04-14

Family

ID=30604493

Family Applications (1)

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JP6911885U Pending JPS6155299U (ja) 1985-05-10 1985-05-10

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4873031A (ja) * 1971-09-30 1973-10-02

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4873031A (ja) * 1971-09-30 1973-10-02

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