JPS615572A

JPS615572A - 半導体集積回路装置

Info

Publication number: JPS615572A
Application number: JP59125174A
Authority: JP
Inventors: Mitsumasa Koyanagi; 光正小柳
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-06-20
Filing date: 1984-06-20
Publication date: 1986-01-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、ダイナミック型ランダムアク
セスメモリを備えた半導体集積回路装置（以下、ＤＲＡ
Ｍという）に適用して有効な技術に関するものである。

［背景技術］ＤＲＡＭは、その蓄積すべき情報量を増大させるだめに
及びその動作時間を向上するために、高集積化の傾向に
ある。

高集積化においては、ｐＲＡＭを構成する岬辺回路、例
えば、アドレス選択回路、読出し回路。

書込み回路等を構成するための半導体素子を縮小化する
とともに、情報を保持するためのメモリセルをも縮小化
する必要がある。

このメモリセルは、スイッチング素子と情報蓄積用容量
素子とによって構成されており、該情報蓄積用容量素子
は、信号量を確保して読出し及び書込み動作を正しく行
なわせるように所定の容量値を持つことが要求される。

例えば、その容量値が小さい場合、アルファ線（以下、
α線という）によって生じる不要なキャリアの影響を受
けて誤動作成いはソフトエラーを生じる。

そこで、メモリセルを形成する半導体基板の一生面部の
みでなく、その内部方向をも利用し、情報蓄積用容量素
子の容量値を増大させるという細孔技術によるＤＲＡＭ
が提案されている（特公昭５８−１２７３９号公報）。

具体的に、この細孔技術によるメモリセルは、半導体基
板にその主面から内部方向に延在して設けられた細孔と
該細孔にそって絶縁膜を介して設けられた導電層とから
なる情報蓄積用容量素子と、該情報蓄積用容量素子と直
列接続された絶縁ゲート型電界効果トランジスタ（以下
、Ｍ　Ｉ　Ｓ　ＦＥＴという）とによって構成されてい
る。

しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、４　［Ｍｂｉｔ］程度にＤＲＡ
Ｍの集積度をさらに向上することが困難であるという問
題点を見い出した。

情報蓄積用容量素子の情報となる電荷は、細孔部の半導
体基板主面部に形成される空乏領域に蓄積される。この
ために、２つの近接する情報蓄積用容量素子において、
それぞれの空乏領域が結合し、キャリアの運動エネルギ
によって、それらの間で情報となるべき電荷の転移を生
じるので、記憶するべき情報を正確に蓄積することがで
きない。

従って、情報蓄積用容量素子間を近接させて、メ　　　
　　　ｔモリセルアレイを縮小することができないがら
である。

本発明者は、情報蓄積用容量素子間の近接する距離が、
５［μｍ］程度になると空乏領域が結合することを確認
した。

また、前記情報蓄積用容量素子そのものが半導体基板主
面□部に占める面積を縮小し、Ｄ　’ＲＡ　Ｍの集積度
を向上するために、細孔をより深く形成することが考え
られる。

しかしながら、所定の容量値を確保しかつ所定の集積度
を確保するためには、細孔の深さを２０［μｍ］程度に
しなければならず、現状の技術では、このような細孔を
形成すること及び該細孔にそって導電層を形成すること
が極めて困難である。

［発明の目的］本発明の目的は、ＤＲＡＭの集積度を向上することが可
能な技術手段を提供することにある。

本発明の他の目的は、ＤＲＡＭの読出し及び書込み動作
における信頼性を向上することが可能な技術手段を提供
することにある。

本発明の他の目的は、ＤＲＡＭの読出し及び書込み動作
時間を高速化することが可能な技術手段を提供すること
にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板主面部に細孔を設け、絶縁膜を介
して該細孔にそって第１の導電層を設け、該第１の導電
層上部に第１の絶縁膜を介して第２の導電層を設け、第
２の導電層上部に第２の絶縁膜を介して第３の導電層を
設け、前記第１の導電層、第１の絶縁膜及び第２の導電
層で又第２の導電層、第２の絶１膜及び第３の導電層で
それぞれ情報蓄積用容量素子を構成する。

これによって、読出し及び書込み動作の誤動作を誘発す
る空乏領域を使用することがなくなり、かつ、２つの情
報蓄積用容量素子を１つの細孔に形成することができる
ので、ＤＲＡＭの信頼性及び集積度を向上′するとがで
きる。

以下、本発明の構成について、実施例とともに説明する
。

［実施例］第１図は、本発明の詳細な説明するためのオープンビッ
トライン方式を採用するＤＲＡＭの等価回路図である。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、ＳＡはセンスアンプ、ＢＬは行方向に
延在するビット線（以下、ビット線の延在する方向を行
方向という）、ＷＬは列方向に延在するワード線（以下
、ワード線の延在する方向を列方向という）である、Ｄ
はダミーセルであり、一端がビット線ＢＬに接続されゲ
ート電極がワード線ＷＬに接続されたスイッチング用Ｍ
ＩＳＦＥＴ　Ｑ　ｏと、該スイッチング用Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　ｏの他端に一端が接続され他端が低電
位の電源端子Ｖｓｓに接続された情報判定用容量素子Ｇ
ｏと、情報判定用容量素子Ｃ０に蓄積された電荷をクリ
アするためのクリア用Ｍ　ｌ５ＦＥＴＣｏとによって構
成されており、前記クリア用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｃ。

のゲート電極は端子φＤに接続されている。

Ｍはメモリセルであり、一端がビットｌ１ＢＬ４こ接続
されゲート電極がワード線ＷＬに接続されたスイッチン
グ用ＭＩＳＦ、ＥＴＱと、該スイッチング用ＭＩＳＦＥ
ＴＱの他端に一端が接続され他端が電源端子Ｖｓｓに接
続された情報蓄積用容量素子Ｃとによって構成されてい
る。

次に、本実施例の具体的な構造について説明する。

第２図は１本発明の詳細な説明するため、のＤＲＡＭの
メモリセルアレイの要部平面図、第３図は、第２図のｍ
−ｍ切断線における断面図、第４図は、第３図に示した
情報蓄積用容量素子の要部断面図、第５図は、第２図の
■−■切断線におけ　　　　　　　ｆる断面図である。

なお、第２図は、その図面を見易くするために各導電層
間に設けられるべき絶縁膜及び細孔内部に設けられるべ
き各導電層と各絶縁膜は図示しなし）。

第２図乃至第５図において、ｌは単結晶シリコンからな
るＰ−型の半導体基板、２はフィールド絶縁膜、３はｐ
＋型のチャネルストッパ領域である。

４は製造工程における第２層目の絶縁膜であり、スイッ
チグ用ＭＩＳＦＥＴ（第１図のＱ）のゲート絶縁膜とし
て用いるものである。

スイッチング用Ｍ　Ｉ　Ｓ　ＦＥＴは、絶縁膜４と、該
絶縁膜４上部でゲート電極として用いられる製造工程に
おける第１層目の導電層５と、ソース領域又はドレイン
領域として用いられる一対のｎ＋型の半導体領域６と、
該一対の半導体領域６間部のチャネルが形成されるべき
半導体基板１とから構成されている。

Ｕは細孔であり、一対の情報蓄積用容量素子（第１図の
Ｃ）を構成するために用いられるもので、一対のスイッ
チング用ＭＩＳＦＥＴが構成されるべき間部の半導体基
板１主面部に設けられている。

７は製造工程における第１層目の絶縁膜であり、情報蓄
積用容量素子を他の領域から電気的に分離するためのも
ので、細孔Ｕ部の半導体基板ｌ主面にそって設けられて
いる。

８は製造工程における第３層目の絶縁膜であり。

導電層５が後述する第２層目の導電層を形成するエツチ
ング工程中に不要にエツチングされるのを防止するため
のもので、絶縁膜７及び導電層５を覆って設けられてい
る。

９は製造工程における第２層目の導電層であり、情報蓄
積用容量素子を構成するための電極として用いられるも
ので、細孔Ｕ内部の絶縁膜８を覆うように設けられ、絶
縁膜４，８を選択的に除去して設けられた接続孔１０を
介して所定の半導体領域６に電気的に接続されている。

１１は製造工程における第４層目の絶縁膜であり、情報
蓄積用容量素子の誘電体として用いられるもので、導電
層９を覆って設けられている。絶縁膜１１は、情報蓄積
用容量素子を構成するための一対の電極間の絶縁耐圧を
より向上するために導電層９又は後述する導電層に被着
して設けられた絶縁耐圧の良好な絶縁膜１１Ａ、ＩＩＣ
と、それらの間部に設けられそれらより誘電率の大きな
絶縁膜１１Ｂとによって構成されている。

１２は製造工程における第３層目の導電層であり、情報
蓄積用容量素子を構成するための電極として用いられる
もので、絶縁膜１１を覆いかつ半導体基板１上部を行方
向に延在して所定端部では低電位の電源端子（第１図の
Ｖｓｓ）に接続されている。

第３図において、導電層９が接続されたスイッチング用
ＭＩＳＦＥＴによって書込まれるべき情報となる電荷を
蓄積するための第１の情報蓄積用容量素子は、導電層７
と絶縁膜１１とメモリセルが構成されるべき領域上部の
導電層１２とからなっている。

１３は製造工程における第５層目の絶縁膜であり、情報
蓄積用容量素子を構成するための誘電体として用いられ
るもので、メモリセルが構成されるべき領域上部の導電
層１２を覆うように設けられている。絶縁膜１３は、絶
縁膜１１と同様に、絶縁耐圧の良好な絶縁膜１３Ａ、１
３Ｃとそれらよりも大きな誘電率を有する絶縁膜１３Ｂ
とによって構成されている。

１４は製造工程における第４層目の導電層であり、情報
蓄積用容量素子を構成するための電極として用いられる
もので、絶縁膜１３を覆うように設けられ絶縁膜４，８
．１３を選択的に除去して設けられた接続孔１５を介し
て前記と異なる所定の半導体領域６に電気的に接続され
ている。

第３図において、導電層１４が接続されたスイッチング
用ＭＩＳＦＥＴによって書込まれるべき情報となる電荷
を蓄積するための第２の情報蓄積用容量素子は、導電層
７と絶縁膜１３とメモリセルが構成されるべき領域上部
の導電層１２とから構成されている。　　　　　　　　
　　　　　　　　　　　　　　Ｃ１６は製造工程におけ
る第６層目の絶縁膜であ　　　　　　　□す、後述する
第５層目の導電層を形成するエツチング工程中に導電層
１４が不要にエツチングされるのを防止するために用い
られるもので、導電層１４．１２．９及び絶縁膜１３．
１１を覆って絶縁膜８上部に設けられている。

１７は製造工程における第５層目の導電層であり、細孔
Ｕ上部をより平担化するために用いられるもので、細孔
Ｕ内部における絶縁膜１６間部を埋込むように設けられ
ている。

一対のメモリセルを構成するための２つの情報蓄積用容
量素子を主として細孔Ｕ内部に重ねて構成したことによ
り、情報蓄積用容量素子を構成するために必要とする半
導体基板１主面部の面積を。

２つの情報蓄積用容量素子をそれぞれに異なる主面部に
構成した場合の約２分の１にできるので１、　　ＤＲＡ
Ｍの集積度を向上することができる。また。

情報となる電荷を導電層９又は導電層１３に蓄積するこ
とにより、情報の読出し及び書込みの誤動作を誘発する
不要な空乏領域を除去できるので、ＤＲＡＭの信頼性を
向上することができる。

１８は製造工程における第７層目の絶縁膜であり、導電
層５，１４及び１７とその上部に設けられるべき導電層
とを絶縁するために用いられるもので、絶縁膜１６上部
を覆って設けられている。

１９は所定の半導体領域６上部の絶縁膜４，８゜１６及
び１８を選択的に除去して設けられた接続孔であり、後
述する導電層を半導体領域６に電気的に接続するための
ものである。

２０は製造工程における第６層目の導電層であり、ビッ
ト線（第１図のＢＬ）として用いられるもので、接続孔
１９を介して所定の半導体領域６に電気的に接続され絶
縁膜１８所定上部を行方向に延在して設けられている。

２１は保護膜であり、導電層２０を覆って絶縁膜１８上
部に設けられている。

次に、本実施例の具体的な製造方法を説明する。

第６図乃至第９図は、本発明の詳細な説明するための各
製造工程におけるメモリセルの要部平面図である。

なお、第６図乃至第９図は、その図面を見易くするため
に、細孔Ｕ内部に設けられるべき各導電層及び各絶縁膜
は図示しない。

まず、半導体基板ｌを用意し、それに選択的熱酸化技術
によってフィールド絶縁膜２を形成する。

その後に、細孔Ｕを形成するエツチング用マスクを半導
体基板ｌを覆うように形成する。このエツチング用マス
クは、化学的気相析出技術（以下、ＣＶＤ技術という）
によるナイトライド膜とその上部にＣＶＤ技術によるフ
オスフオシリケー′トガラス膜とで構成したものを用い
ればよい。そして、前記エツチング用マスクを選択的に
除去し、異方性エツチング技術によって細孔Ｕを半導体
基板１主面部からの深さが３〜５［μｍ］程度になるよ
うに形成する。次に、絶縁膜７を形成する。これは細孔
Ｕの内壁の選択的な熱酸化技術によるシリコン酸化膜を
用い、その膜厚が２０００〜５０００　［オングストロ
ーム（以下、［Ａ］という）］程度になるように形成す
ればよい。そして、前記エツチングマスクの全てを除去
し、絶縁膜４及び導電層５を形成した後に、イオン打込
み技術によって半導体領域６を形成する。次に、絶縁膜
８を絶縁膜７及び導電層５を覆うように絶縁膜４上部に
形成す為。これは、ＣＶＤ技術によるシリコン酸化膜を
用い、その膜厚が１０００［Ａ］程度になるように形成
すればよい。そして、接続孔１０を形成する。

次に、第６図に示すように、導電層９を形成するために
、まず、複数個の細孔Ｕの絶縁膜８を覆い、半導体領域
６上部を行方向に延在する導電層９Ａを形成する。導電
層９Ａは、ＣＶＤ技術による多結晶シリコン層を用い、
それを絶縁膜８を覆うように５００［Ａ］程度の膜厚に
形成した後、異方性エツチング技術によって選択的にエ
ツチングして形成すればよい。次に導電層９を覆う絶縁
膜１１Ａを形成する。これは、導電層９Ａを熱酸化技術
によって酸化させることによるシリコン酸化膜を用い、
その膜厚を１００［Ａ］程度に形成すればよい。

次に、絶縁膜１１Ｂを形成するために、絶縁膜１１Ａを
覆う絶縁膜１１Ｂを絶縁膜８上部に形成する。これは、
ＣＶＤ技術によるナイトライド膜を用い、その膜厚を２
００［Ａ］程度に形成すればよい。そして、前記絶縁膜
１１Ｂの上部にそれを覆うように絶縁膜１１Ｃを形成す
る。これは、前記絶縁膜１１Ｂを熱酸化技術によって酸
化させることによるシリコン酸化膜を用い、その膜厚を
３０［Ａ１程度に形成すればよい。この熱酸化工程中に
、絶縁膜１１Ｂが有するピンボール内部に絶縁膜１１Ｇ
の一部が形成されることにより、前記不要なビンホール
を除去することができる。従って、絶縁膜１１Ｂの絶縁
耐圧をより良好にすることができる。

第６図に示した工程の後に、第７図に示すように、導電
層１２を形成するために、複数個の細孔Ｕ内部に設けら
れた絶縁膜１１Ｃを覆い、細孔Ｕ上部を列方向に延在す
る導電層１２Ａを形成する。

導電層１２Ａは、ＣＶＤ技術による多結晶シリコン層を
用い、それを絶縁膜１１Ｃ上部を覆うように３０００〜
４０００［Ａ］程度の膜厚で形成した後に、前記多結晶
シリコン層を異方性エツチング技術によって選択的にエ
ツチングして形成すればよい。

この主ツチング工程は、導電層１２Ａとその下部の導電
層９Ａとのマスク合せズレを低減し、情報蓄積用容量素
子が有する容量値の設計値からのバラツキを防止するた
めに、導電層９Ａもエツチングする。従って、前記エツ
チング工程は、導電層９Ａ、１２Ａ及び絶縁膜１１Ａ、
ＩＩＢ、ＩＩＣを選択的に除去する。このときのマスク
合せは、導電層１２Ａの一方の側部１２Ａ１が近接の導
電層５を覆う程度に設定する。これは、後述する導電層
１４を形成するエツチング工程を用いて、導電層１２Ａ
の所定部１２Ａ２及びその下部の絶縁膜１１Ａ、ＩＩＢ
、ＩＩＧに２回目のエツチングを施し、さらに、導電層
９Ａに３回目のエツチングを施すためのものである。次
に、導電層１２Ａを覆う絶縁膜１３Ａを形成する。これ
は、導電層１２Ａを熱酸化技術によって酸化させること
によるシリコン酸化膜を用い、その膜厚を１００［Ａ］
程度に形成すればよい。この熱酸化工程によって導電層
９Ａ、絶縁膜ｌＩＢ及び導電層１２Ａのそれぞれの側部
も酸化されるので、特に、導電層１２Ａの前記と異なる
側部１２Ａ３及びそれと同側の導電層９Ａ、絶縁膜１１
Ｂの側部を絶縁膜１３Ａによって覆うことができる。こ
のことにより、導電層９又は導電層１２の前記側部と導
電層１４との絶縁耐圧をより良好にできる。

次に、絶縁膜１３’Ｂを形成するために、絶縁膜１３Ａ
を覆う絶縁膜１３Ｂを絶縁膜８上部に形成する。これは
、絶縁膜１１Ｂと同様に形成すればよい。次に、絶縁膜
１３Ｃを形成する。これは、絶縁膜１１Ｇと同様に形成
すればよい。そして。

接続孔１５を形成する。

第７図に示す工程の後に、第８図に示すように、導電層
１４を形成するために、まず、半導体領域６上部の絶縁
膜１　’３　Ｃ上部を行方向に延在し、その所定部では
接続孔１５を介して所定の半導体領域６と電気的に接続
する導電層１４Ａを形成する。

これは、導電層９Ａを形成するためにＣＶＤ技術及び異
方性エツチング技術を用いた工程と同様の製造工程によ
って形成すればよく、その膜厚は５００［Ａ］程度に形
成すればよい。導電層１４Ａを延在して設けるのは、そ
れに施される２回目のエツチング工程を用いて、導電層
１２Ａの前記所定部１２Ａ２に２回目のエツチングを施
し、また、導電層９Ａに３回目のエツチングを施して、
前記構造の説明において記述した第１の情報蓄積用容量
素子と第２の情報蓄積用容量素子とが有する容量値のバ
ラツキをより低減するためである。

第８図に示す工程の後に、第９図に示すように、導電層
１４Ａに第２回目のエツチング工程を施して導電層１４
は完成する。このエツチング工程は、前記のことにより
、導電層１４の一方の側部１４里下部の導電層１２Ａと
導電層９Ａ及びそれらの導電層間の各絶縁膜をもエツチ
ングする。このエツチング工程によって、導電層９．ｊ
、２及び絶縁膜１１．１３は完成する。

なお、導電層１４の他方の側部１４２は、接続孔１５を
覆う程度にマスク合せ余裕を考慮して決定すわばよい。

第９図に示す工程の後に、絶縁膜１６を形成すう。。ゎ
、よ、。ＶＤ□□３よ、ッ１．□、イ、わ、　　　　ｊ
を用い、その膜厚を１００．０　’［Ａ　］程度に形成
すればよい。次に、導電層１７を形成する。これは、細
孔Ｕ内部に設けられた絶縁膜１６間部の不要な隙間を埋
込み絶縁膜１６上部を覆う導電層をＣＶＤ技術による多
結晶シリコン層を用いて形成した後、それを選択的にエ
ツチングして形成すればよい。

次に絶縁膜１８を形成する。絶縁膜１８は、その上面部
の平担化をより良好に行なうことが可能なＣＶＤ技術に
よるフォスフオシリケードガラス膜を用いて形成すれば
よい。そして、接続孔１９を形成して後に、導電層２０
を形成する。導電層２０は、垂直蒸着技術によるアルミ
ニウム膜を用い、それを選択的にエツチングして形成す
ればよい。

次に、保護膜２１を形成して、本実施例のＤＲＡＭは完
成する。

なお、前記製造工程において、導電層１４の一方の側部
１４ｊが細孔Ｕと導電層５との間部にくるように導電層
１４Ａに第２回目のエツチング工程を施したが、第１の
情報蓄積用容量素子と第２の情報蓄積用容量素子とが有
する容量値をより大きくするために、導電層１４の側部
１４　Ｉが導電層５上部にかかるように、導電層１４に
第２回目のエツチング工程を施してもよい。

［効果］以上説明したように、本願において開示された新規な技
術手段によれば、以下に述へるような効果を得ることが
できる。

（１）、２つの容量素子を１つの細孔に形成したことに
よって、容量素子に要する面積を縮小することができる
ので、半導体集積回路装置の集積度を向上することがで
きる。

（２）、半導体基板と電気的に分離してその上部に形成
する導電層及び絶縁膜によって容量素子を形成すること
によって、容量素子の電荷の蓄積に空乏領域を使用する
ことがなくなる。

（３）、前記（２）により、細孔で形成された情報蓄積
用容量素子を有するＤＲＡＭにおいて、近接する情報蓄
積用容量素子間の空乏領域の結合がなくなるので、読出
し及び書込み動作における信頼性を向上することができ
る。

（４）、前記（２）により、細孔で形成された情報蓄積
用容量素子を有するＤＲＡＭにおいて、情報蓄積用容量
素子の電荷の蓄積に空乏領域を使用しないので、α線に
よるソフトエラーを生じることがなくなる。

（５）、前記（１）により、集積度を向上することがで
きるので、半導体集積回路装置の動作速度を向上するこ
とができる。

（６）、前記（１）乃至（４）によって、半導体集積回
路装置又はＤＲＡＭにおいて、集積度の向上及び信頼性
の向上を図ることができる。

以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
、種々変形し得ることは勿論である。

例えば、前記実施例では、導電層５及び半導体領域６を
形成した後に、第１の情報蓄積用容量素子又は第２の情
報蓄積用容量素子を構成するための各導電層及び各絶縁
膜を形成したが、第１の情報蓄積用容量素子及び第２の
情報蓄積用容量素子を構成した後に、導電層５及び半導
体領域６を形成してもよい。その製造工程を用いる場合
には、接続孔１０又は接続孔１５下部の半導体領域６と
なるべき領域に、導電層９又は導電層１４に導入される
べき低抵抗化のための不純物を熱拡散技術を用い接続孔
工０又は接続孔１５を介して半導体基板ｌに前記不純物
を導入し、さらに、導電層５を形成した後にイオン打込
み技術によって半導体領域６を形成するための不純物を
、前記熱拡散技術によって不純物が導入された以外の半
導体領域６となるべき半導体基板１主面部に導入すれば
よい。

また、前記実施例は、本発明をオープンビットライン方
式を採用するＤＲＡＭに適用した例について説明したが
、ホールデッドビットライン方式を採用するＤＲＡＭで
もよい。

さらに、前記実施例は１本発明を半導体基板を使用する
半導体集積回路装置に適用した例について説明したが、
絶縁性基板を採用する半導体集積回路装置でもよい。

【図面の簡単な説明】

第１図は、本発明の詳細な説明するためのＤＲＡＭの等
価回路図、第２図は１本発明の詳細な説明するためのＤＲＡＭのメ
モリセルアレイ要部の平面図、第３図は、第２図の■−
■切断線における断面図、第４図は、情報蓄積用容量素子の要部を示す断面図、第５図は、第２図の■−■切断線における断面図、第６図乃至第９図は、本発明の詳細な説明するための各
製造工程におけるメモリセルの平面図である。図中、ｌ・・・半導体基板、２・・・フィールド絶縁膜
。３・・・チャネルストッパ領域、４，７，８，１１゜１
１Ａ、１１Ｂ、１１Ｃ，１３，１３Ａ、１３Ｂ。１３Ｃ，１６，１８・・・絶縁膜、５，９，９Ａ、１２
．１２’λ、１４，１４Ａ、１７．２０・８ｍｍ、６・
・・半導体領域、ｉｏ、１５・・・接続孔、Ｕ・・・細
孔、ＳＡ・・・センスアンプ、ＷＬ・・・ワード線、Ｂ
Ｌ・・・ビット線、Ｍ・・・メモリセル、Ｄ・・・ダミ
ーセル、Ｑ。ＣＱ−ＭＺＳＦＥＴ、Ｃ，ＣＤ＝−＝容量素子、φＤ・
・・端子、Ｖｓｓ・・・電源端子である。第　　４　　図第　　５　　図第　　６　　図第　　７　　図第　　８　　図第　　９　　図

Claims

【特許請求の範囲】１、スイッチング素子と容量素子との直列回路を有する
半導体集積回路装置であって、その基板にその主面から
内部方向に細孔又は細溝を設け、該細孔又は細溝に、前
記主面から内部方向に少なくとも２つの前記直列回路の
それぞれの容量素子を設けたことを特徴とする半導体集
積回路装置。２、前記一方の容量素子は、細孔又は細溝にそって設け
られた第１の導電層と、該第１の導電層上部に第１の絶
縁膜を介して設けられた第２の導電層とによって形成さ
れ、前記他方の容量素子は、前記第２の導電層と、該第
２の導電層上部に第２の絶縁膜を介して設けられた第３
の導電層とによって形成されてなることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。３、前記第１の導電層と第３の導電層とは、それぞれの
スイッチング素子と電気的に接続され、前記第２の導電
層は、所定の固定電位に保持されていることを特徴とす
る特許請求の範囲第２項記載の半導体集積回路装置。４、前記第１の絶縁膜と第２の絶縁膜とは、酸化シリコ
ン膜又は酸化シリコン膜と窒化シリコン膜とで形成され
たものであることを特徴とする特許請求の範囲第２項又
は第３項記載の半導体集積回路装置。５、前記直列回路は、ダイナミック型ランダムアクセス
メモリのメモリセルを構成してなることを特徴とする特
許請求の範囲第１項乃至第４項のいずれかに記載の半導
体集積回路装置。