JPS6155783A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS6155783A JPS6155783A JP59177711A JP17771184A JPS6155783A JP S6155783 A JPS6155783 A JP S6155783A JP 59177711 A JP59177711 A JP 59177711A JP 17771184 A JP17771184 A JP 17771184A JP S6155783 A JPS6155783 A JP S6155783A
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- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はメモリに記憶された画像データの処理を行う画
像処理装置に関するものである。
像処理装置に関するものである。
従来例の構成とその問題点
近年、画像入出力装置の解像度が高まＤ、画像メモリと
して大容量のものが必要とされている。
して大容量のものが必要とされている。
一方、画像入力装置から読み込まれた画像データを、表
示用ディスプレイなどを見ながら操作を行う装置では、
操作する人間の感覚から高速処理が望まれている。
示用ディスプレイなどを見ながら操作を行う装置では、
操作する人間の感覚から高速処理が望まれている。
以下図面を参照しながら従来の画像処理装置について説
明する。第１図は従来の画像処理装置のブロック図であ
Ｄ、１は画像データを記憶する２次元的配列構造を持つ
画像メモリ、２は前記画像データを処理する画像処理部
、３は前記画像メモリと画像処理部に対して、アドレス
発生および同期信号を発生させる制御部、４は前記画像
メモリと画像処理部を結ぶデータバスである。
明する。第１図は従来の画像処理装置のブロック図であ
Ｄ、１は画像データを記憶する２次元的配列構造を持つ
画像メモリ、２は前記画像データを処理する画像処理部
、３は前記画像メモリと画像処理部に対して、アドレス
発生および同期信号を発生させる制御部、４は前記画像
メモリと画像処理部を結ぶデータバスである。
以上のように構成された画像処理装置について動作を説
明する。画像データが記憶されている画はメモリ１よυ
処理すべきデータを読み出し、データバス４を経由して
画像処理部２へ入力し、処理結果を再びデータバス４を
経由して画像メモリ１へ書き込む。処理すべき領域を終
了するまで前記一連の動作を制御部３が繰り返し行う。
明する。画像データが記憶されている画はメモリ１よυ
処理すべきデータを読み出し、データバス４を経由して
画像処理部２へ入力し、処理結果を再びデータバス４を
経由して画像メモリ１へ書き込む。処理すべき領域を終
了するまで前記一連の動作を制御部３が繰り返し行う。
しかしながら、前記のような構成において、処理時間を
短くするためには、前記一連の繰り返し動作の周期を短
くする以外に手段はなく、使用する素子の速度に依存す
る。このような構成で処理を行う装置では、画像データ
の増加と共に１処理時間が長くなるという問題点を有し
ていた。
短くするためには、前記一連の繰り返し動作の周期を短
くする以外に手段はなく、使用する素子の速度に依存す
る。このような構成で処理を行う装置では、画像データ
の増加と共に１処理時間が長くなるという問題点を有し
ていた。
発明の目的
本発明の目的は画像データの高速処理を可能とする画像
処理装置を提供することである。
処理装置を提供することである。
発明の構成
本発明の画像処理装置は、画像データを記憶するだめの
プレーン構造を持つ第１メモリ、第２メモリと、画像デ
ータを処理する第１処理部、第２処理部と、前記第１メ
モリの各プレーンと前記第１処理部を結ぶ経路Ａと、前
記第１処理部と前記第２メモリの各プレーンを結ぶ経路
Ｂと、前記第１処理部と前記第２処理部を結ぶ経路Ｃと
、前記第２処理部と前記第１メモリの各プレーンを共通
に結ぶ経路りと、前記第２処理部と前記第２メモリの各
プレーンを共通に結ぶ経路Ｅと、前記経路Ａ、経路Ｂ、
経路Ｃ１経路Ｄ、経路Ｅの選択を行う回路と、前記第１
メモリ、第２メモリ、選択回路、第１処理部、第２処理
部を制御する回路とを具備し、処理内容に応じて前記経
路Ａ、経路Ｂ、経路Ｃ，経路Ｄ、経路Ｅを選択すること
によＤ、複数プレーンの同時処理が可能となＤ、処理時
間が短縮される。
プレーン構造を持つ第１メモリ、第２メモリと、画像デ
ータを処理する第１処理部、第２処理部と、前記第１メ
モリの各プレーンと前記第１処理部を結ぶ経路Ａと、前
記第１処理部と前記第２メモリの各プレーンを結ぶ経路
Ｂと、前記第１処理部と前記第２処理部を結ぶ経路Ｃと
、前記第２処理部と前記第１メモリの各プレーンを共通
に結ぶ経路りと、前記第２処理部と前記第２メモリの各
プレーンを共通に結ぶ経路Ｅと、前記経路Ａ、経路Ｂ、
経路Ｃ１経路Ｄ、経路Ｅの選択を行う回路と、前記第１
メモリ、第２メモリ、選択回路、第１処理部、第２処理
部を制御する回路とを具備し、処理内容に応じて前記経
路Ａ、経路Ｂ、経路Ｃ，経路Ｄ、経路Ｅを選択すること
によＤ、複数プレーンの同時処理が可能となＤ、処理時
間が短縮される。
実施例の説明
以下本発明の一実施例について、第２図に示した処理内
容を例として説明する。第２図（ａ）は第１メモリ５よ
シ第２メモリ６に画像データの移動を行う場合、（ｂ）
は第１メモリ５と第２メモリ６の画像データを同時に読
み出し、合成した後再び第２メモリ６に書き込みを行な
う場合、（Ｃ）は第１メモリ５の画像データを拡大して
第２メモリ６に書き込みを行う場合、（ａ）は第１メモ
リ５の画像データを縮小して第２メそり６に書き込みを
行う場合をそれぞれ示している。なお、本挺施例では１
つのメモリを４枚のプレーンで構成した場合について説
明している。第３図はメモリを４枚のプレーンで構成し
た場合のアドレス配置を示した図である。
容を例として説明する。第２図（ａ）は第１メモリ５よ
シ第２メモリ６に画像データの移動を行う場合、（ｂ）
は第１メモリ５と第２メモリ６の画像データを同時に読
み出し、合成した後再び第２メモリ６に書き込みを行な
う場合、（Ｃ）は第１メモリ５の画像データを拡大して
第２メモリ６に書き込みを行う場合、（ａ）は第１メモ
リ５の画像データを縮小して第２メそり６に書き込みを
行う場合をそれぞれ示している。なお、本挺施例では１
つのメモリを４枚のプレーンで構成した場合について説
明している。第３図はメモリを４枚のプレーンで構成し
た場合のアドレス配置を示した図である。
各プレーン５ａから５ｄの読み出し、書き込みは制御部
１３から出力されるプレーン選択信号線１７、アドレス
線１５、リード・ライト制御＃！１６からの指示によっ
て行なう。アドレス線１５とリード・ライト制御線１６
は各プレーン５ａから５ｄに共通に入力され、プレーン
選択信号線１７は各プレーン５ａから５ｄに独立して入
力される。
１３から出力されるプレーン選択信号線１７、アドレス
線１５、リード・ライト制御＃！１６からの指示によっ
て行なう。アドレス線１５とリード・ライト制御線１６
は各プレーン５ａから５ｄに共通に入力され、プレーン
選択信号線１７は各プレーン５ａから５ｄに独立して入
力される。
以上の構成をしたメモリに画像データを入力した場合、
第ｍ行 →プレーン構造
第ｍ−１−１行→プレーン５ｂ
第ｍ ＋ ２行−プレーン５Ｃ
第ｍ −１−３行−プレーン６ｄ
ただし ｍ＝４ｎ （ｍ＝ｏ、１．２、・・・）とな
るように制御部１３は各プレーン５ａから６ｄに指示を
与える。第４図は本発明の一実施例における画像処理装
置の構成図である。５，６は画像メモリ、６ａ〜５ｄ、
６ａ〜６ｄは前記画像メモリを構成するプレーンメモリ
、７８〜７ｂは経路の選択回路、８はブロック構造を持
ち、各ブロックごとに移動、白黒反転、鏡像反転、合成
、拡大、縮小１選択回路を備えている第１処理部、８ａ
〜８ｄは前記第１処理部の各処理ブロック、９は選択回
路及び論理和回路を備えている第２処理部、１０ａ〜１
０ｈ１１４ａ〜１４ｄ１１１゜１２はデータ転送用経路
、１３は制御部である。
るように制御部１３は各プレーン５ａから６ｄに指示を
与える。第４図は本発明の一実施例における画像処理装
置の構成図である。５，６は画像メモリ、６ａ〜５ｄ、
６ａ〜６ｄは前記画像メモリを構成するプレーンメモリ
、７８〜７ｂは経路の選択回路、８はブロック構造を持
ち、各ブロックごとに移動、白黒反転、鏡像反転、合成
、拡大、縮小１選択回路を備えている第１処理部、８ａ
〜８ｄは前記第１処理部の各処理ブロック、９は選択回
路及び論理和回路を備えている第２処理部、１０ａ〜１
０ｈ１１４ａ〜１４ｄ１１１゜１２はデータ転送用経路
、１３は制御部である。
第５図は前記第１処理部８の８ａの−内部構成図である
。１８〜２３は各処理回路、２４ａ〜２４ｑはゲート回
路、２５は選択回路である。処理内容に応じて制御部１
３から選択回路２５、ゲート２４ａ〜２４ｈに指示が与
えられる。８ｂ〜８ｄについても前記同様の構成となる
。第６図は前記第２処理部の一内部構成図を示した図で
ある。
。１８〜２３は各処理回路、２４ａ〜２４ｑはゲート回
路、２５は選択回路である。処理内容に応じて制御部１
３から選択回路２５、ゲート２４ａ〜２４ｈに指示が与
えられる。８ｂ〜８ｄについても前記同様の構成となる
。第６図は前記第２処理部の一内部構成図を示した図で
ある。
２６〜２８は垂直方向の縮／Ｊ％を行うだめの論理和回
路、３１〜３３は前記論理和回路出力、２９は選択回路
、３０ａ〜３ｏｂはゲート回路であＤ、処理内容に応じ
て、選択回路２９、ゲー）３０ａ、３Ｑｂに制御部１３
から指示が与えられる。
路、３１〜３３は前記論理和回路出力、２９は選択回路
、３０ａ〜３ｏｂはゲート回路であＤ、処理内容に応じ
て、選択回路２９、ゲー）３０ａ、３Ｑｂに制御部１３
から指示が与えられる。
以上のように構成された本実施例の画像処理装置につい
て、以下その動作を説明する。
て、以下その動作を説明する。
第２図Ｆ、）の例について説明する。第１メモリ５から
第２メモリ６に画像データを移動する場合、第１メモリ
６のプレーン５ａ〜５ｄが同時にアクセスされ、読み出
されたデータが選択回路７ａによって１０ａ〜１０ｄの
経路を通り第１処理部８の各ブロック８ａ〜８ｄに入力
される。第１処理部８のブロック８ａは選択回路２５に
よって経路１０ａのデータを各処理プロ７りに入力する
。この時、ゲート２４ａと２４ｈが開き、移動処理１８
の出力が経路１０ｅと経路１４ａに出力される。
第２メモリ６に画像データを移動する場合、第１メモリ
６のプレーン５ａ〜５ｄが同時にアクセスされ、読み出
されたデータが選択回路７ａによって１０ａ〜１０ｄの
経路を通り第１処理部８の各ブロック８ａ〜８ｄに入力
される。第１処理部８のブロック８ａは選択回路２５に
よって経路１０ａのデータを各処理プロ７りに入力する
。この時、ゲート２４ａと２４ｈが開き、移動処理１８
の出力が経路１０ｅと経路１４ａに出力される。
ブロック８ｂ〜８ｄについても同様である。経路１００
〜１ｏｈに出力されたデータは選択回路７ｂによって第
２メモリ６のプレーン６ａ〜６ｄに入力され、制御部１
３からのプレーン選択信号１７とリード／ライト制御線
１６により同時に書き込みが行なわれる。以上の例では
移動について述べているが、第６図の構成図よＤ、移動
ゲート２４ａ以外の各処理ゲートを選択することで白黒
反転、鏡像反転を行うことも出来、水平方向の拡大、縮
小処理を行うことも可能である。
〜１ｏｈに出力されたデータは選択回路７ｂによって第
２メモリ６のプレーン６ａ〜６ｄに入力され、制御部１
３からのプレーン選択信号１７とリード／ライト制御線
１６により同時に書き込みが行なわれる。以上の例では
移動について述べているが、第６図の構成図よＤ、移動
ゲート２４ａ以外の各処理ゲートを選択することで白黒
反転、鏡像反転を行うことも出来、水平方向の拡大、縮
小処理を行うことも可能である。
第２図（ｂ）の例について説明する。第１メモリ５と第
２メモリ６の画像データを同時に読み出し、合成したの
ち再び第２メモリ６に書き込みを行う場合、第１メモリ
５のプレーン５ａ〜５ｄと第２メモリ６のプレーン６ｄ
〜６ｄが同時にアクセスされ、読み出されたデータが選
択回路子ａ〜７ｂにより経路１０ａ〜１Ｑｄと経路１０
ｅ〜１０ｈを通Ｄ、第１処理部８の各ブロックに入力さ
れる。
２メモリ６の画像データを同時に読み出し、合成したの
ち再び第２メモリ６に書き込みを行う場合、第１メモリ
５のプレーン５ａ〜５ｄと第２メモリ６のプレーン６ｄ
〜６ｄが同時にアクセスされ、読み出されたデータが選
択回路子ａ〜７ｂにより経路１０ａ〜１Ｑｄと経路１０
ｅ〜１０ｈを通Ｄ、第１処理部８の各ブロックに入力さ
れる。
第１処理部８のブロック８ａは経路１０ａと経路１０ｅ
のデータを論理和回路によって構成される合成処理部に
入力し、書き込みサイクル時にゲート２４ｆと２４ｈを
開き、経路１０ ｅに処理結果を出力する。ブロック８
ｂ〜８ｄについても同様に行い処理結果を経路１０ｆ〜
１０ｈに出力する経路１０ｅ〜１０ｈに出力されたデー
タは、選択回路７ｂにより第２メモリ６のプレーン６ａ
〜６ｄにそれぞれ入力され、移動処理同様４枚のプレー
ン同時に書き込みを行う。以上２つの例では、従来の構
成に比べて４行分のデータを並列的に処理するため４倍
以上の処理速度を得ている。第２図（Ｃ）の例について
説明する。第１のメモリ５の画像データを拡大して第２
メモリ６に書き込みを行う場合、第１メモリ５のプレー
ン５ａ〜５ｄが同時にアクセスされ、読み出されたデー
タが選択回路７ａによって１０ ａ〜１０ｄの経路を通
Ｄ、第１処理部８の各ブロック８ａ〜８ｄに入力される
。
のデータを論理和回路によって構成される合成処理部に
入力し、書き込みサイクル時にゲート２４ｆと２４ｈを
開き、経路１０ ｅに処理結果を出力する。ブロック８
ｂ〜８ｄについても同様に行い処理結果を経路１０ｆ〜
１０ｈに出力する経路１０ｅ〜１０ｈに出力されたデー
タは、選択回路７ｂにより第２メモリ６のプレーン６ａ
〜６ｄにそれぞれ入力され、移動処理同様４枚のプレー
ン同時に書き込みを行う。以上２つの例では、従来の構
成に比べて４行分のデータを並列的に処理するため４倍
以上の処理速度を得ている。第２図（Ｃ）の例について
説明する。第１のメモリ５の画像データを拡大して第２
メモリ６に書き込みを行う場合、第１メモリ５のプレー
ン５ａ〜５ｄが同時にアクセスされ、読み出されたデー
タが選択回路７ａによって１０ ａ〜１０ｄの経路を通
Ｄ、第１処理部８の各ブロック８ａ〜８ｄに入力される
。
第１処理部８のブロック８ａは選択回路２５によって経
路１０ａのデータを各処理ブロックに入力する。この時
、ゲート２４ｅと２４ｈが開き、水平方向拡大処理回路
２２の出力が経路１０ｅと経路１４ａに出力される。ブ
ロック８ｂ〜８ｄについても同様で処理結果は経路１４
ｂ〜１４ｄに出力される。経路１４ａ〜１４ｄに出力さ
れたデータは第２処理部９へ入力される。第２処理部９
では、経路１４ａ〜１４ｄの中から１つの経路を選択回
路２９によって選び、ゲー）３０ｂを開くことによって
経路１２ヘデータを出力する。経路１２に出力されたデ
ータは選択回路７ｂと制御回路１３によって第２メモリ
６のプレーン６ａ〜６ｄに書き込まれる。例えば、垂直
方向２倍の拡大を行う時は選択回路２９によって経路１
４ａが選ばれ、第２メモリ６のプレーン６ａと６ｂにデ
ータを同時に書き込む。同様に、経路１４ｂのデータが
第２メモリ６のプレーン６Ｃと６ｄに書き込まれる。
路１０ａのデータを各処理ブロックに入力する。この時
、ゲート２４ｅと２４ｈが開き、水平方向拡大処理回路
２２の出力が経路１０ｅと経路１４ａに出力される。ブ
ロック８ｂ〜８ｄについても同様で処理結果は経路１４
ｂ〜１４ｄに出力される。経路１４ａ〜１４ｄに出力さ
れたデータは第２処理部９へ入力される。第２処理部９
では、経路１４ａ〜１４ｄの中から１つの経路を選択回
路２９によって選び、ゲー）３０ｂを開くことによって
経路１２ヘデータを出力する。経路１２に出力されたデ
ータは選択回路７ｂと制御回路１３によって第２メモリ
６のプレーン６ａ〜６ｄに書き込まれる。例えば、垂直
方向２倍の拡大を行う時は選択回路２９によって経路１
４ａが選ばれ、第２メモリ６のプレーン６ａと６ｂにデ
ータを同時に書き込む。同様に、経路１４ｂのデータが
第２メモリ６のプレーン６Ｃと６ｄに書き込まれる。
選択回路２９によって、経路１４ａ〜１４ｄが順次選択
され、経路１２にデータが出力される。第２メモリ６へ
の書き込みは、プレーン６ａと６ｂ１６Ｃと６ｄの組み
合わせを交互に繰り返す。垂直方向４倍の拡大は。経路
１２に出力されたデータをプレーン６ａ〜６ｄに同時に
書き込なことで行う。第２図（ｄ）の例について説明す
る。第１メモリ５の画像データを縮小して第２メモリ６
に書き込みを行う場合、第１メモリ６のプレーン５ａ〜
５ｄが同時にアクセスされ、読み出されたデータが選択
回路７ａによって経路１０ ａ〜１０ｄの経路を通シ、
第１処理部８の各ブロック８ａ〜８ｄに入力される。第
１処理部８のブロック８ａは選択回路２６によって経路
１０ ａのデータを各処理ブロックに入力する。この時
、ゲート２４ｄと２４ｈが開き、水平方向縮小処理回路
２１の出力が経路１０ｅと経路１４ａに出力される。ブ
ロック８ｂ〜８ｄについても同様で処理結果は経路１４
ｂ〜１４ｄに出力される。経路１４ａ〜１４ｄに出力、
されたデータは第２処理部９へ入力される。第２処理部
９では、経路１４ａと経路１４ｂの論理和出力３１、経
路１４Ｃと経路１４ｄの論理和出力３３、経路１４ａ〜
１４ｄの論理和出力３２を選択回路２９によって選び、
ゲート３０ｂを開くことによって経路１２ヘデータを出
力する。経路１２に出力されたデータは選択回路了すと
制御回路１３によって第２メモリ６のプレーン６ａ〜６
ｄに書き込まれる。例えば、垂直方向−倍の縮小を行う
時は選択回路２９によって論理和出力３１が選ばれ、第
２メモリ６のプレーン６ａにデータを書き込む。同様に
、論理和出力３３のデータがプレーン６ｂに書き込まれ
る。選択回路２９によって論理和出力３１，３３が交互
に選択され、プレーン６ａ〜６ｄに順次書き込まれる。
され、経路１２にデータが出力される。第２メモリ６へ
の書き込みは、プレーン６ａと６ｂ１６Ｃと６ｄの組み
合わせを交互に繰り返す。垂直方向４倍の拡大は。経路
１２に出力されたデータをプレーン６ａ〜６ｄに同時に
書き込なことで行う。第２図（ｄ）の例について説明す
る。第１メモリ５の画像データを縮小して第２メモリ６
に書き込みを行う場合、第１メモリ６のプレーン５ａ〜
５ｄが同時にアクセスされ、読み出されたデータが選択
回路７ａによって経路１０ ａ〜１０ｄの経路を通シ、
第１処理部８の各ブロック８ａ〜８ｄに入力される。第
１処理部８のブロック８ａは選択回路２６によって経路
１０ ａのデータを各処理ブロックに入力する。この時
、ゲート２４ｄと２４ｈが開き、水平方向縮小処理回路
２１の出力が経路１０ｅと経路１４ａに出力される。ブ
ロック８ｂ〜８ｄについても同様で処理結果は経路１４
ｂ〜１４ｄに出力される。経路１４ａ〜１４ｄに出力、
されたデータは第２処理部９へ入力される。第２処理部
９では、経路１４ａと経路１４ｂの論理和出力３１、経
路１４Ｃと経路１４ｄの論理和出力３３、経路１４ａ〜
１４ｄの論理和出力３２を選択回路２９によって選び、
ゲート３０ｂを開くことによって経路１２ヘデータを出
力する。経路１２に出力されたデータは選択回路了すと
制御回路１３によって第２メモリ６のプレーン６ａ〜６
ｄに書き込まれる。例えば、垂直方向−倍の縮小を行う
時は選択回路２９によって論理和出力３１が選ばれ、第
２メモリ６のプレーン６ａにデータを書き込む。同様に
、論理和出力３３のデータがプレーン６ｂに書き込まれ
る。選択回路２９によって論理和出力３１，３３が交互
に選択され、プレーン６ａ〜６ｄに順次書き込まれる。
垂直方向一倍の縮小は論理和出力３２を選択回路２１に
ょって選び、グー）３ｂを開くことによって経路１２ヘ
データを出力する。第２メモリ６への書き込みはプレー
ン６ａ〜６ｄまでのプレーンを順次選択して行う。以上
のような拡大、縮小処理は、従来の構成に比べて水平方
向、垂直方向の変換を複数プレーン同時に行うために処
理速度がきわめて速く、メモリ量が増大するほど有利で
ある。なお、前記実施例では移動、合成、拡大、縮小に
ついて説明したが、第１処理部８の内部処理回路を選択
することで白黒反転、鏡像反転などを行うことも出来、
さらに回路を追加することで他の機能も容易に追加出来
る。この場合も処理速度は複数プレーンを同時に処理す
るため速くなる。また、実施例では水平方向、垂直方向
のいずれも拡大あるいは縮小している例を示したが、水
平方向は拡大、垂直方向は縮小にすることも水平方向は
縮小、垂直方向は拡大にすることも可能である。さらに
、第４図の構成図が示すように対称的な構成となってい
るために、第２メモリ６から第１のメモリ５へ白黒反転
、鏡像反転、合成、拡大、縮小、移動等の処理を行うこ
とも可能である。
ょって選び、グー）３ｂを開くことによって経路１２ヘ
データを出力する。第２メモリ６への書き込みはプレー
ン６ａ〜６ｄまでのプレーンを順次選択して行う。以上
のような拡大、縮小処理は、従来の構成に比べて水平方
向、垂直方向の変換を複数プレーン同時に行うために処
理速度がきわめて速く、メモリ量が増大するほど有利で
ある。なお、前記実施例では移動、合成、拡大、縮小に
ついて説明したが、第１処理部８の内部処理回路を選択
することで白黒反転、鏡像反転などを行うことも出来、
さらに回路を追加することで他の機能も容易に追加出来
る。この場合も処理速度は複数プレーンを同時に処理す
るため速くなる。また、実施例では水平方向、垂直方向
のいずれも拡大あるいは縮小している例を示したが、水
平方向は拡大、垂直方向は縮小にすることも水平方向は
縮小、垂直方向は拡大にすることも可能である。さらに
、第４図の構成図が示すように対称的な構成となってい
るために、第２メモリ６から第１のメモリ５へ白黒反転
、鏡像反転、合成、拡大、縮小、移動等の処理を行うこ
とも可能である。
発明の効果
以上の説明から明らかなように、本発明はプレーン構造
を持つ第１メモリ、第２メモリの各プレーンを複数枚同
時に処理する処理部と経路をもつため、大容量のメモリ
に対しても高速に処理を行うことが出来る。さらに、処
理内容に応じて経路を選択するために効率のよい処理を
行うことが出来、処理時間を大巾に短縮することが出来
るという効果が得られる。
を持つ第１メモリ、第２メモリの各プレーンを複数枚同
時に処理する処理部と経路をもつため、大容量のメモリ
に対しても高速に処理を行うことが出来る。さらに、処
理内容に応じて経路を選択するために効率のよい処理を
行うことが出来、処理時間を大巾に短縮することが出来
るという効果が得られる。
第１図は従来の画像処理装置のブロック図、第２図はそ
の処理例を示した図、第３図は画像メモリの説明図、第
４図は本発明の一実施例における画像処理装置の構成図
、第５図は前記画像処理装置の第１処理部における各ブ
ロックの内部構成図、第６図は前記画像処理装置の第２
処理部の構成図である。 ５・・・・・・第１メモリ、６・・・・・・第２メモリ
、５ａ〜６ｄ・・・・・・プレーンメモ１７．６ａ〜６
ｄ・・・・・・プレーンメモリ、７ａ〜７ｂ・・・・・
・選択回路、８・・・・・・第１処理部、８ａ〜８ｄ・
・・・・・処理ブロック、９・・・・・・第２処理部、
１０ａ〜１０ｄ・・・・・・経路、１１・・・・・・経
路、１２・・・・・・経路、１３・・・・・・制御部、
１４ａ 〜１４ｄ・・・・・・経路、１５・・・・・・
アドレス線、１６・・・・・・リード・ライト制御線、
１７・・・・・・プレーン選択信号線、１８・・・・・
・移動回路、１９・・・・・・白黒反転回路、２０・・
・・・・鏡像反転回路、２１・・・・・・水平方向縮小
回路、２２・・・・・・水平方向拡大回路、２３・・・
・・合成回路、２４ａ〜２４ｈ・旧・・ゲート回路、２
６・・川・選択回路、２６〜２８・・・・・・論理和回
路、２９・・・・・・選択回路、３０ａ〜３０ｂ・・・
・・・ゲート回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図 第５図
の処理例を示した図、第３図は画像メモリの説明図、第
４図は本発明の一実施例における画像処理装置の構成図
、第５図は前記画像処理装置の第１処理部における各ブ
ロックの内部構成図、第６図は前記画像処理装置の第２
処理部の構成図である。 ５・・・・・・第１メモリ、６・・・・・・第２メモリ
、５ａ〜６ｄ・・・・・・プレーンメモ１７．６ａ〜６
ｄ・・・・・・プレーンメモリ、７ａ〜７ｂ・・・・・
・選択回路、８・・・・・・第１処理部、８ａ〜８ｄ・
・・・・・処理ブロック、９・・・・・・第２処理部、
１０ａ〜１０ｄ・・・・・・経路、１１・・・・・・経
路、１２・・・・・・経路、１３・・・・・・制御部、
１４ａ 〜１４ｄ・・・・・・経路、１５・・・・・・
アドレス線、１６・・・・・・リード・ライト制御線、
１７・・・・・・プレーン選択信号線、１８・・・・・
・移動回路、１９・・・・・・白黒反転回路、２０・・
・・・・鏡像反転回路、２１・・・・・・水平方向縮小
回路、２２・・・・・・水平方向拡大回路、２３・・・
・・合成回路、２４ａ〜２４ｈ・旧・・ゲート回路、２
６・・川・選択回路、２６〜２８・・・・・・論理和回
路、２９・・・・・・選択回路、３０ａ〜３０ｂ・・・
・・・ゲート回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図 第５図
Claims (2)
- （１）２値の画像データを記憶するためのプレーン構造
をもつ第１メモリ、第２メモリと、前記２値画像データ
を処理する第１処理部、第２処理部と、前記第１メモリ
の各プレーンと前記第１処理部を結ぶ経路Ａと、前記第
１処理部と前記第２メモリの各プレーンを結ぶ経路Ｂと
、前記第１処理部と前記第２処理部を結ぶ経路Ｃと、前
記第２処理部と前記第１メモリの各プレーンを共通に結
ぶ経路Ｄと、前記第２処理部と前記第２メモリの各プレ
ーンを共通に結ぶ経路Ｅと、前記経路Ａ、経路Ｂ、経路
Ｃ、経路Ｄ、経路Ｅの選択を行う回路と、前記第１メモ
リ、第２メモリ、選択回路、第１処理部、第２処理部を
制御する回路とを具備し、前記第１メモリと前記第２メ
モリの間で前記２値画像データの転送を行う際に、同一
領域の移動、合成処理を行う場合と、拡大及び縮小処理
を行う場合とで前記経路Ａ、経路Ｂ、経路Ｃ、経路Ｄ、
経路Ｅの選択を行う画像処理装置。 - （２）第１処理部、第２処理部と経路Ａ、経路Ｃ、経路
Ｄまたは経路Ｂ、経路Ｃ、経路Ｅを使って２値画像デー
タの拡大及び縮小処理を行う特許請求の範囲第１項記載
の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177711A JP2502495B2 (ja) | 1984-08-27 | 1984-08-27 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177711A JP2502495B2 (ja) | 1984-08-27 | 1984-08-27 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155783A true JPS6155783A (ja) | 1986-03-20 |
| JP2502495B2 JP2502495B2 (ja) | 1996-05-29 |
Family
ID=16035770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177711A Expired - Lifetime JP2502495B2 (ja) | 1984-08-27 | 1984-08-27 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502495B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383876A (ja) * | 1986-09-29 | 1988-04-14 | Canon Inc | 画像処理装置 |
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| US5692210A (en) * | 1987-02-18 | 1997-11-25 | Canon Kabushiki Kaisha | Image processing apparatus having parallel processors for communicating and performing positional control over plural areas of image data in accordance with designated position instruction |
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| JPS59764A (ja) * | 1982-06-28 | 1984-01-05 | Hitachi Ltd | 複合計算機装置 |
-
1984
- 1984-08-27 JP JP59177711A patent/JP2502495B2/ja not_active Expired - Lifetime
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| US6477281B2 (en) | 1987-02-18 | 2002-11-05 | Canon Kabushiki Kaisha | Image processing system having multiple processors for performing parallel image data processing |
| JPH02300977A (ja) * | 1989-04-28 | 1990-12-13 | Internatl Business Mach Corp <Ibm> | デジタル・イメージ変換方法及び変換システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2502495B2 (ja) | 1996-05-29 |
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