JPH02244487A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH02244487A JPH02244487A JP1064388A JP6438889A JPH02244487A JP H02244487 A JPH02244487 A JP H02244487A JP 1064388 A JP1064388 A JP 1064388A JP 6438889 A JP6438889 A JP 6438889A JP H02244487 A JPH02244487 A JP H02244487A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- read
- address
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置、特に入出力にラッチ回路を有する
半導体記憶装置（素子）に関する。
半導体記憶装置（素子）に関する。
従来、入出力にラッチ回路を有する半導体記憶装置（素
子）においては１例えば、富士通半導体デバイスデータ
シート（ＤＡＴＡ ５ＨＥＥＴ）ＤＳ０５−１０３０
７−１に示されているように、アドレスレジスタとして
クロック入力（ＣＬ Ｋ）の立上りエツジでラッチされ
る１系統のレジスタのみ有し、このアドレスレジスタで
選択されるメモリセルアレイ群（９ビツト）に対して同
時に読出しくＲＥＡＤ）または書込み（ＷＲＩＴＥ）の
いずれか一方を選択して行う回路構成となっている。
子）においては１例えば、富士通半導体デバイスデータ
シート（ＤＡＴＡ ５ＨＥＥＴ）ＤＳ０５−１０３０
７−１に示されているように、アドレスレジスタとして
クロック入力（ＣＬ Ｋ）の立上りエツジでラッチされ
る１系統のレジスタのみ有し、このアドレスレジスタで
選択されるメモリセルアレイ群（９ビツト）に対して同
時に読出しくＲＥＡＤ）または書込み（ＷＲＩＴＥ）の
いずれか一方を選択して行う回路構成となっている。
上記従来技術は、メモリセルアレイ群に対するアドレス
信号およびＲ／Ｗ信号は同一人力なる構成であって、読
出し動作と書込み動作を完全に分離したサイクルとして
おり、メモリセルアレイのブロック分割による並列処理
についての開示はない。
信号およびＲ／Ｗ信号は同一人力なる構成であって、読
出し動作と書込み動作を完全に分離したサイクルとして
おり、メモリセルアレイのブロック分割による並列処理
についての開示はない。
本発明は、メモリセルブロックに対する読出し動作と書
込み動作を並列的に行うことができ、また複数のメモリ
セルブロックの読出しを高速に行うことが可能な記憶装
置、特に半導体記憶装置（素子）を提供することを目的
とする。
込み動作を並列的に行うことができ、また複数のメモリ
セルブロックの読出しを高速に行うことが可能な記憶装
置、特に半導体記憶装置（素子）を提供することを目的
とする。
上記目的を達成するため、本発明は、アドレス入力に対
し並列に２系統のアドレスラッチ回路を設け、各系統の
アドレスラッチ回路のラッチ信号を独立させ、また、一
方の系統のアドレスラッチ回路を選択し、その出力をメ
モリセル選択信号としてメモリセルブロックに入力する
ためのセレクタ回路をメモリセルブロック毎に設け、さ
らに各メモリセルブロック毎に読出しデータと書込みデ
ータのラッチ回路を設け、それぞれのラッチ信号を独立
させ、読出しデータのラッチ回路のラッチデータを選択
して出力する回路を有するものである。
し並列に２系統のアドレスラッチ回路を設け、各系統の
アドレスラッチ回路のラッチ信号を独立させ、また、一
方の系統のアドレスラッチ回路を選択し、その出力をメ
モリセル選択信号としてメモリセルブロックに入力する
ためのセレクタ回路をメモリセルブロック毎に設け、さ
らに各メモリセルブロック毎に読出しデータと書込みデ
ータのラッチ回路を設け、それぞれのラッチ信号を独立
させ、読出しデータのラッチ回路のラッチデータを選択
して出力する回路を有するものである。
各メモリセルブロックのアドレス信号を２種類用意でき
、また各メモリセルブロック毎に読出しデータと書込み
データとを同時にラッチデータとして持つことが可能と
なるため、読出し動作の途中でも、メモリセルブロック
の読出しデータのラッチ後であれば、書込み動作を起動
し、この書込み動作の完了時点より読出し動作を再開す
ることが可能であり、書込み動作と読出し動作を並列的
に行うことができる。また、複数のメモリセルブロック
の読出しを一斉に行い、一つのメモリセルブロックの読
出しデータの出力後は、出力選択のみで他のメモリセル
ブロックの読出しデータを順次出力することができるた
め、複数のメモリセルアレイの読出し処理を高速化でき
る。
、また各メモリセルブロック毎に読出しデータと書込み
データとを同時にラッチデータとして持つことが可能と
なるため、読出し動作の途中でも、メモリセルブロック
の読出しデータのラッチ後であれば、書込み動作を起動
し、この書込み動作の完了時点より読出し動作を再開す
ることが可能であり、書込み動作と読出し動作を並列的
に行うことができる。また、複数のメモリセルブロック
の読出しを一斉に行い、一つのメモリセルブロックの読
出しデータの出力後は、出力選択のみで他のメモリセル
ブロックの読出しデータを順次出力することができるた
め、複数のメモリセルアレイの読出し処理を高速化でき
る。
以下、本発明の一実施例を第１図により説明する。
第１図において、Ａ０〜Ａ、は外部より入力するアドレ
ス信号であり、これをラッチするために２系統のアドレ
スラッチ回路１，２が設けられている。一方のアドレス
ラッチ回路１ （ＡＲ，〜ＡＲ，）はＲＡＬ信号により
アドレス入力信号をラッチするもので、ＲＡＬアドレス
ラッチ回路と称する。
ス信号であり、これをラッチするために２系統のアドレ
スラッチ回路１，２が設けられている。一方のアドレス
ラッチ回路１ （ＡＲ，〜ＡＲ，）はＲＡＬ信号により
アドレス入力信号をラッチするもので、ＲＡＬアドレス
ラッチ回路と称する。
他方のアドレスラッチ回路２ （ＡＷ、〜ＡＷ、）はＷ
ＡＬ信号によりアドレス入力信号をラッチするもので、
ＷＡＬアドレスラッチ回路と称する。
ＡＬ信号によりアドレス入力信号をラッチするもので、
ＷＡＬアドレスラッチ回路と称する。
以下、通常の読出し動作の場合について説明する。アド
レスセレクタ回路３．〜３．によってＲＡＬアドレスラ
ッチ回路１にラッチされたアドレス信号が選択され、メ
モリセルブロック３゜〜３３へメモリセル選択信号とし
て与えられる。このアドレス信号で選択されたメモリセ
ルの記憶内容（読出しデータ）は、メモリセルブロック
毎に設けられた読出しデータラッチ回路５゜〜５．に、
ＤＬＥ信号によりラッチされる。これらの読出しデータ
ラッチ回路５゜〜５３にラッチされた読出しデータは、
データ出力セレクタ回路６によって選択され、データ出
力制御回路７を通じ外部へ出力される。
レスセレクタ回路３．〜３．によってＲＡＬアドレスラ
ッチ回路１にラッチされたアドレス信号が選択され、メ
モリセルブロック３゜〜３３へメモリセル選択信号とし
て与えられる。このアドレス信号で選択されたメモリセ
ルの記憶内容（読出しデータ）は、メモリセルブロック
毎に設けられた読出しデータラッチ回路５゜〜５．に、
ＤＬＥ信号によりラッチされる。これらの読出しデータ
ラッチ回路５゜〜５３にラッチされた読出しデータは、
データ出力セレクタ回路６によって選択され、データ出
力制御回路７を通じ外部へ出力される。
データ出力セレクタ回路６で選択される読出しデータは
、ラッチ回路８にラッチされたＲ、、Ｒ工信号（ブロッ
ク選択信号）によって指定される。ＯＥ倍信号データ出
力制御回路７のイネーブル信号である。
、ラッチ回路８にラッチされたＲ、、Ｒ工信号（ブロッ
ク選択信号）によって指定される。ＯＥ倍信号データ出
力制御回路７のイネーブル信号である。
ここまでの説明から理解できるように、メモリセルブロ
ック４゜〜４３の読出しを一斉に行い、例えばメモリセ
ルブロック４゜の続出しデータの出力後に、Ｒ，、Ｒ１
信号によるデータ出力セレクタ回路６の切り換えだけで
他のメモリセルブロック４１〜４．の読出しデータを順
次出力することができるので、複数のメモリセルブロッ
クの高速読出しが可能となる。
ック４゜〜４３の読出しを一斉に行い、例えばメモリセ
ルブロック４゜の続出しデータの出力後に、Ｒ，、Ｒ１
信号によるデータ出力セレクタ回路６の切り換えだけで
他のメモリセルブロック４１〜４．の読出しデータを順
次出力することができるので、複数のメモリセルブロッ
クの高速読出しが可能となる。
なお、９はＲ，、Ｒ工信号とＲ／Ｗ信号を入力としたデ
コーダ回路である。Ｒ／Ｗ信号がアクティブのときに、
デコーダ回路９の出力に従って、Ｒ，、Ｒ１信号で指定
されたメモリセルブロック（４，〜４３）に対応したア
ドレスセレクタ回路（３゜〜３．）がＲＡＬアドレスラ
ッチ回路１にラッチされたアドレス信号を選択して出力
する。したがって、特定のメモリセルブロックだけの読
出しも可能であることは当然である。
コーダ回路である。Ｒ／Ｗ信号がアクティブのときに、
デコーダ回路９の出力に従って、Ｒ，、Ｒ１信号で指定
されたメモリセルブロック（４，〜４３）に対応したア
ドレスセレクタ回路（３゜〜３．）がＲＡＬアドレスラ
ッチ回路１にラッチされたアドレス信号を選択して出力
する。したがって、特定のメモリセルブロックだけの読
出しも可能であることは当然である。
Ｏ８信号はチップセレクト信号で、各メモリセルブロッ
クに共通に与えられる。またＤ０〜Ｄ、は外部の入出力
データ（読出しデータまたは書込みデータ）である。
クに共通に与えられる。またＤ０〜Ｄ、は外部の入出力
データ（読出しデータまたは書込みデータ）である。
次に読出し動作の場合について説明する。ＤＬＥ信号に
よる読出しデータのラッチが完了した時点で、書込みア
ドレスのアドレス信号をＷＡＬ信号によりＷＡＬアドレ
スラッチ回路２にラッチさせる。そして、 Ｒ，、Ｒユ
信号により書込みを行うメモリセルブロックを選択し、
Ｒ／Ｗ信号をノンアクティブにすると、デコーダ回路９
の出力に従って、選択されたメモリセルブロック（４゜
〜４．）に対応したアドレスセレクタ回路（３゜〜３３
）がＷＡＬアドレスラッチ回路２にラッチされたアドレ
ス信号を選択し出力する。そして、ＷＰ倍信号書込み信
号）が入力すると、選択されたメモリセルブロック（４
゜〜４．）に対し、それに対応して設けられた書込み制
御回路（１０゜〜１０．）の制御により書込み動作が行
われる。この時の書込みデータは、メモリセルブロック
４．〜４．に対応して設けられた書込みデータラッチ回
路１１゜〜１１、にＤＩＥ信号によってラッチされてい
る。
よる読出しデータのラッチが完了した時点で、書込みア
ドレスのアドレス信号をＷＡＬ信号によりＷＡＬアドレ
スラッチ回路２にラッチさせる。そして、 Ｒ，、Ｒユ
信号により書込みを行うメモリセルブロックを選択し、
Ｒ／Ｗ信号をノンアクティブにすると、デコーダ回路９
の出力に従って、選択されたメモリセルブロック（４゜
〜４．）に対応したアドレスセレクタ回路（３゜〜３３
）がＷＡＬアドレスラッチ回路２にラッチされたアドレ
ス信号を選択し出力する。そして、ＷＰ倍信号書込み信
号）が入力すると、選択されたメモリセルブロック（４
゜〜４．）に対し、それに対応して設けられた書込み制
御回路（１０゜〜１０．）の制御により書込み動作が行
われる。この時の書込みデータは、メモリセルブロック
４．〜４．に対応して設けられた書込みデータラッチ回
路１１゜〜１１、にＤＩＥ信号によってラッチされてい
る。
ここまでの説明から明らかなように、メモリセルブロッ
ク４．〜４３の読出し動作を起動中であっても、ＤＬＥ
信号により読出しデータのラッチを完了後であれば、そ
れに割り込んで書込み動作を起動することが可能である
。この場合、たとえ書込みアドレスが読出しアドレスと
同一であっても読出しデータは保存されているので、書
込み動作の割込みによって中断された読出しデータの出
力を、書込み動作が完了した時点から再開できる。
ク４．〜４３の読出し動作を起動中であっても、ＤＬＥ
信号により読出しデータのラッチを完了後であれば、そ
れに割り込んで書込み動作を起動することが可能である
。この場合、たとえ書込みアドレスが読出しアドレスと
同一であっても読出しデータは保存されているので、書
込み動作の割込みによって中断された読出しデータの出
力を、書込み動作が完了した時点から再開できる。
以上の説明から明らかなように、本発明によれば、読出
し動作と書込み動作を並列的に行うことが可能となり、
また複数のメモリセルブロックの読出し動作を高速に行
うことができる。
し動作と書込み動作を並列的に行うことが可能となり、
また複数のメモリセルブロックの読出し動作を高速に行
うことができる。
第１図は本発明の一実施例のブロック図である。
１．２・・・アドレスラッチ回路群、
３゜〜３３・・・アドレスセレクタ回路、４゜〜４．・
・・メモリセルブロック、５゜〜５３・・・読出しデー
タラッチ回路、６・・・データ出力セレクタ回路、 ７・・・データ出力制御回路、 ８・・・ラッチ回路、
９・・・デコーダ回路、 １０゜〜１０．・・・書込み制御回路、１１゜〜１１１
・・・書込みデータラッチ回路。
・・メモリセルブロック、５゜〜５３・・・読出しデー
タラッチ回路、６・・・データ出力セレクタ回路、 ７・・・データ出力制御回路、 ８・・・ラッチ回路、
９・・・デコーダ回路、 １０゜〜１０．・・・書込み制御回路、１１゜〜１１１
・・・書込みデータラッチ回路。
Claims (1)
- （１）アドレス信号をラッチするためのアドレスラッチ
回路を、ラッチ信号を独立させて２系統有し、前記２系
統のアドレスラッチ回路の一方の系統にラッチされたア
ドレス信号をメモリセル選択信号として選択するための
アドレスセレクタ回路を、メモリセルブロック毎に有し
、読出してデータのラッチ回路と書込みデータのラッチ
回路をそれぞれ、ラッチ信号を独立させてメモリセルブ
ロック毎に有し、かつ、前記読出しデータのラッチ回路
にラッチされた読出しデータの選択出力のための回路を
有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064388A JPH02244487A (ja) | 1989-03-16 | 1989-03-16 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064388A JPH02244487A (ja) | 1989-03-16 | 1989-03-16 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244487A true JPH02244487A (ja) | 1990-09-28 |
Family
ID=13256890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064388A Pending JPH02244487A (ja) | 1989-03-16 | 1989-03-16 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184791A (ja) * | 1990-11-20 | 1992-07-01 | Nec Corp | 半導体メモリ |
-
1989
- 1989-03-16 JP JP1064388A patent/JPH02244487A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184791A (ja) * | 1990-11-20 | 1992-07-01 | Nec Corp | 半導体メモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0676566A (ja) | 半導体メモリ装置 | |
| JPS62152050A (ja) | 半導体メモリ | |
| JPH076080A (ja) | フィールド・プログラマブル分散処理メモリ | |
| JPH1031886A (ja) | ランダムアクセスメモリ | |
| JPS5960658A (ja) | 論理機能を備えた半導体記憶装置 | |
| WO1984002222A1 (fr) | Memoire a acces multiples simultanes | |
| EP0081358B1 (en) | Data processing system providing improved data transfer between modules | |
| JPH0256760B2 (ja) | ||
| JPH02244487A (ja) | 記憶装置 | |
| JP3872922B2 (ja) | 半導体記憶装置及びメモリ混載ロジックｌｓｉ | |
| JP2615050B2 (ja) | 半導体メモリ | |
| JPH0395916A (ja) | 露光データ転送方法および転送装置 | |
| JP2595992B2 (ja) | 電子楽器 | |
| JP3107595B2 (ja) | メモリアクセス制御装置及びメモリアクセス制御方法 | |
| JPS6043757A (ja) | １チツプのマイクロコンピユ−タ | |
| JPH02163862A (ja) | ディジタル信号処理プロセッサ | |
| JPH0290795A (ja) | 時分割スイッチ制御装置 | |
| JPH01266651A (ja) | 半導体メモリ装置 | |
| JPH0467661B2 (ja) | ||
| JPS63241785A (ja) | 半導体メモリ | |
| JPS6321276B2 (ja) | ||
| JPS6222291A (ja) | 半導体記憶装置 | |
| JPH01265358A (ja) | ビットリバース回路 | |
| JPH07168759A (ja) | 半導体集積回路 | |
| JPH04241635A (ja) | 多重スキャンパス制御方式 |