JPS6155808B2 - - Google Patents
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- JPS6155808B2 JPS6155808B2 JP53144931A JP14493178A JPS6155808B2 JP S6155808 B2 JPS6155808 B2 JP S6155808B2 JP 53144931 A JP53144931 A JP 53144931A JP 14493178 A JP14493178 A JP 14493178A JP S6155808 B2 JPS6155808 B2 JP S6155808B2
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- Japan
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- capacitor
- current
- voltage
- potential
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
- H03K4/50—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor
- H03K4/501—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor the starting point of the flyback period being determined by the amplitude of the voltage across the capacitor, e.g. by a comparator
- H03K4/502—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor the starting point of the flyback period being determined by the amplitude of the voltage across the capacitor, e.g. by a comparator the capacitor being charged from a constant-current source
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/83—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices with more than two PN junctions or with more than three electrodes or more than one electrode connected to the same conductivity region
- H03K4/84—Generators in which the semiconductor device is conducting during the fly-back part of the cycle
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は弛張発振器、特にタイミングコンデ
ンサの充電レベルの感知に電界効果トランジスタ
（以後FETと呼ぶ）のゲート回路を用いる弛張発
振器に関する。
ンサの充電レベルの感知に電界効果トランジスタ
（以後FETと呼ぶ）のゲート回路を用いる弛張発
振器に関する。
弛張発振器は発振の各サイクルにおいてコンデ
ンサの充電に要する時間によつて決まる周期を持
つ鋸歯状波を発生する。従来法の弛張発振器で
は、タイミングコンデンサの両端間の電圧を共通
ドレン増幅FETのゲート回路に印加してそのコ
ンデンサの充電レベルがある閾値電圧を超えたと
きそのFETのドレン・ソース・チヤンネルを導
通させることによりそのコンデンサの充電レベル
を検知し、このFETの導通によりそのコンデン
サの放電用スイツチを働かせていたが、この方式
は次のような欠点を持つ傾向がある。すなわち、
鋸歯状発振波の振幅がFETの閾値電圧に直接依
存する値に拘束されて、発振器に必要な動作電圧
以下にまで低下することがあり、さらに、発振波
の振幅従つて周波数が相当な製造上の変化を受け
るFETの閾値電圧に依存する傾向がある。
ンサの充電に要する時間によつて決まる周期を持
つ鋸歯状波を発生する。従来法の弛張発振器で
は、タイミングコンデンサの両端間の電圧を共通
ドレン増幅FETのゲート回路に印加してそのコ
ンデンサの充電レベルがある閾値電圧を超えたと
きそのFETのドレン・ソース・チヤンネルを導
通させることによりそのコンデンサの充電レベル
を検知し、このFETの導通によりそのコンデン
サの放電用スイツチを働かせていたが、この方式
は次のような欠点を持つ傾向がある。すなわち、
鋸歯状発振波の振幅がFETの閾値電圧に直接依
存する値に拘束されて、発振器に必要な動作電圧
以下にまで低下することがあり、さらに、発振波
の振幅従つて周波数が相当な製造上の変化を受け
るFETの閾値電圧に依存する傾向がある。
この発明を実施する弛張発振器は、動作電圧供
給端子間のタイミングコンデンサにFETのゲー
ト回路を直列に接続することにより上記の不都合
な傾向を排除している。タイミングコンデンサに
印加された電荷のレベル感知用FETは、動作電
位に近いレベルまでタイミングコンデンサが充電
される間そのチヤンネルが導通状態に維持され、
そのゲート回路にクランプ作用がないためタイミ
ングコンデンサの充電を行わずにそのチヤンネル
の導通が可能な導電型のものである。このときコ
ンデンサの電荷レベルはその両端間の電圧を直接
測定する代りにその電圧と動作電圧との差を測定
することによつて間接的に検知される。大部分の
動作条件において利用し得る動作電圧はFETの
閾値電圧を大きく超え、特にチヤンネルの弱い反
転を伴う超低電流レベルにおいてFETが動作し
得るように閾値電圧を選ぶ場合にこれが著しい。
このような動作条件の場合はコンデンサが動作電
圧に極めて近い電圧まで充電されるため、タイミ
ングコンデンサの両端間に現われる鋸歯状電圧の
振幅はそのFETの閾値電圧よりも主として動作
電圧に依存する。従つて発振の周波数もまた
FETの閾値電圧の変動にあまり依存しなくな
る。
給端子間のタイミングコンデンサにFETのゲー
ト回路を直列に接続することにより上記の不都合
な傾向を排除している。タイミングコンデンサに
印加された電荷のレベル感知用FETは、動作電
位に近いレベルまでタイミングコンデンサが充電
される間そのチヤンネルが導通状態に維持され、
そのゲート回路にクランプ作用がないためタイミ
ングコンデンサの充電を行わずにそのチヤンネル
の導通が可能な導電型のものである。このときコ
ンデンサの電荷レベルはその両端間の電圧を直接
測定する代りにその電圧と動作電圧との差を測定
することによつて間接的に検知される。大部分の
動作条件において利用し得る動作電圧はFETの
閾値電圧を大きく超え、特にチヤンネルの弱い反
転を伴う超低電流レベルにおいてFETが動作し
得るように閾値電圧を選ぶ場合にこれが著しい。
このような動作条件の場合はコンデンサが動作電
圧に極めて近い電圧まで充電されるため、タイミ
ングコンデンサの両端間に現われる鋸歯状電圧の
振幅はそのFETの閾値電圧よりも主として動作
電圧に依存する。従つて発振の周波数もまた
FETの閾値電圧の変動にあまり依存しなくな
る。
次に添付図面を参照しつつこの発明をその実施
例についてさらに詳細に説明する。
例についてさらに詳細に説明する。
第１図の発振器１０において、電流源I1は電圧
源＋ＶからコンデンサC1を充電するように接続
され、スイツチ手段１２はそのコンデンサC1を
放電させるために設けられている。スイツチ手段
１２はその端子T1に閉路信号が印加されると導
通し、その導通状態と遮断状態との間でヒステレ
シス特性を示す。コンデンサC1の充電速度に実
質的に影響を与えず、そのコンデンサの充電中実
質的に電力を引出さずに、C1が所定の充電レベ
ルに達すると必ずスイツチ手段の閉路信号を発生
し、C1かその所定の充電レベル以下に放電する
とその信号を停止するために閾値装置１４が設け
られている。
源＋ＶからコンデンサC1を充電するように接続
され、スイツチ手段１２はそのコンデンサC1を
放電させるために設けられている。スイツチ手段
１２はその端子T1に閉路信号が印加されると導
通し、その導通状態と遮断状態との間でヒステレ
シス特性を示す。コンデンサC1の充電速度に実
質的に影響を与えず、そのコンデンサの充電中実
質的に電力を引出さずに、C1が所定の充電レベ
ルに達すると必ずスイツチ手段の閉路信号を発生
し、C1かその所定の充電レベル以下に放電する
とその信号を停止するために閾値装置１４が設け
られている。
多くの弛張型発振器において共通するように、
C1の充電レベルによつて発振器１０の出力信号
が制御されるが、その充電レベルはスイツチ手段
１２が閉路から開路に転換するときの低い値と開
路から閉路に転換するときの高い値との間で、発
振周波数で連続的に変化する。C1が所定の充電
レベルに達すると必ず閾値手段１４からスイツチ
手段閉路信号が供給されるから、発振器１０の高
い出力値はC1の所定の充電レベルに等しい。C1
の放電速度と発振周波数との調節のためにスイツ
チ手段１２に直列に抵抗を接続してもよいが、
C1は所定の充電レベル以下まで急速に放電し、
閾値手段１４からの閉路信号は極めて短時間しか
印加されない。次いでスイツチ手段１２のヒステ
レシス特性によりいつ閉路状態から開路状態に転
換して発振器に次の動作サイクルの準備をさせる
かが決定される。スイツチ手段１２および閾値手
段１４についてはこの発明の多くの実施例が可能
であるが、両者の推奨実施例の回路を第１図に示
す。スイツチ手段１２としてシリコン制御整流器
（以後SCRと呼ぶ）１６が用いられ、その陽極に
はC1の充電レベルが印加され、陰極はC1の基準
レベル（大地）に接続され、ゲートT1には閉路
信号が印加される。閾値手段１４においては＋Ｖ
電源と接地点との間に、共通ソース接続型MOS
トランジスタQ1のソース・ドレン・チヤンネル
と上記トランジスタQ1のドレン回路中にあつて
電流放流器を形成する定電流発生器I2との直列回
路が、トランジスタQ1のチヤンネルに流れる電
流の閾値以下への減少に応じてスイツチ手段閉路
信号を印加する回路手段１８と共に挿入されてい
る。この回路手段中の普通のCMOSインバータ回
路には１対の相補型MOSトランジスタQ2，Q3が
含まれている。トランジスタQ2，Q3のゲートは
共にQ1のドレン・ソース・チヤンネルとI2との間
に接続され、Q2，Q3のドレン・ソース・チヤン
ネルは＋Ｖと接地点との間に直列に接続されてい
る。Q1のゲートはC1の充電レベルに接続され、
Q2，Q3のドレン・ソース・チヤンネルの接続点
からのインバータ出力はスイツチ手段１２のT1
に接続されてこれに閉路信号を与えるようになつ
ている。
C1の充電レベルによつて発振器１０の出力信号
が制御されるが、その充電レベルはスイツチ手段
１２が閉路から開路に転換するときの低い値と開
路から閉路に転換するときの高い値との間で、発
振周波数で連続的に変化する。C1が所定の充電
レベルに達すると必ず閾値手段１４からスイツチ
手段閉路信号が供給されるから、発振器１０の高
い出力値はC1の所定の充電レベルに等しい。C1
の放電速度と発振周波数との調節のためにスイツ
チ手段１２に直列に抵抗を接続してもよいが、
C1は所定の充電レベル以下まで急速に放電し、
閾値手段１４からの閉路信号は極めて短時間しか
印加されない。次いでスイツチ手段１２のヒステ
レシス特性によりいつ閉路状態から開路状態に転
換して発振器に次の動作サイクルの準備をさせる
かが決定される。スイツチ手段１２および閾値手
段１４についてはこの発明の多くの実施例が可能
であるが、両者の推奨実施例の回路を第１図に示
す。スイツチ手段１２としてシリコン制御整流器
（以後SCRと呼ぶ）１６が用いられ、その陽極に
はC1の充電レベルが印加され、陰極はC1の基準
レベル（大地）に接続され、ゲートT1には閉路
信号が印加される。閾値手段１４においては＋Ｖ
電源と接地点との間に、共通ソース接続型MOS
トランジスタQ1のソース・ドレン・チヤンネル
と上記トランジスタQ1のドレン回路中にあつて
電流放流器を形成する定電流発生器I2との直列回
路が、トランジスタQ1のチヤンネルに流れる電
流の閾値以下への減少に応じてスイツチ手段閉路
信号を印加する回路手段１８と共に挿入されてい
る。この回路手段中の普通のCMOSインバータ回
路には１対の相補型MOSトランジスタQ2，Q3が
含まれている。トランジスタQ2，Q3のゲートは
共にQ1のドレン・ソース・チヤンネルとI2との間
に接続され、Q2，Q3のドレン・ソース・チヤン
ネルは＋Ｖと接地点との間に直列に接続されてい
る。Q1のゲートはC1の充電レベルに接続され、
Q2，Q3のドレン・ソース・チヤンネルの接続点
からのインバータ出力はスイツチ手段１２のT1
に接続されてこれに閉路信号を与えるようになつ
ている。
SCR１６が非導通状態になる（スイツチ手段
１２が開路状態になる）と直ちにI1からの電流が
C1を＋Ｖのレベルに向けて充電し始め、Q1のド
レン・ソース・チヤンネルが負のゲート・ソース
間電圧により導通し、Q2，Q3のゲートには＋Ｖ
が実質的にそのまゝ印加されるようになる。この
結果、Q3のドレン・ソース・チヤンネルがその
正のゲート・ソース間電圧によつて導通状態にな
り、このCMOSインバータの出力として接地電位
を供給してSCR１６を導通しないようにする。
C1の充電レベルの上昇に伴なつてQ1に与えられ
る負のゲート・ソース間電圧が低下し、Q1のド
レン・ソース・チヤンネル電流が減少してQ2，
Q3のゲート・ソース間電圧が低下する。次にQ2
のドレン・ソース・チヤンネルがその負のゲー
ト・ソース間電圧によつて導通状態になり、
CMOSインバータの出力として＋Ｖが供給されて
SCR１６を導通させ、C1の放電を行なう。C1が
放電するに従つてQ1に与えられる負のゲート・
ソース間電圧が上昇し、Q1のドレン・ソース・
チヤンネルが導通状態になり、SCR１６のゲー
トに印加された閉路信号を停止する。しかし、
SCR１６はC1の放電によつてその導通を維持す
るに要する保持電流を確保できなくなるまで導通
状態を保つ。
１２が開路状態になる）と直ちにI1からの電流が
C1を＋Ｖのレベルに向けて充電し始め、Q1のド
レン・ソース・チヤンネルが負のゲート・ソース
間電圧により導通し、Q2，Q3のゲートには＋Ｖ
が実質的にそのまゝ印加されるようになる。この
結果、Q3のドレン・ソース・チヤンネルがその
正のゲート・ソース間電圧によつて導通状態にな
り、このCMOSインバータの出力として接地電位
を供給してSCR１６を導通しないようにする。
C1の充電レベルの上昇に伴なつてQ1に与えられ
る負のゲート・ソース間電圧が低下し、Q1のド
レン・ソース・チヤンネル電流が減少してQ2，
Q3のゲート・ソース間電圧が低下する。次にQ2
のドレン・ソース・チヤンネルがその負のゲー
ト・ソース間電圧によつて導通状態になり、
CMOSインバータの出力として＋Ｖが供給されて
SCR１６を導通させ、C1の放電を行なう。C1が
放電するに従つてQ1に与えられる負のゲート・
ソース間電圧が上昇し、Q1のドレン・ソース・
チヤンネルが導通状態になり、SCR１６のゲー
トに印加された閉路信号を停止する。しかし、
SCR１６はC1の放電によつてその導通を維持す
るに要する保持電流を確保できなくなるまで導通
状態を保つ。
然る後このSCR１６の導通状態は発振器１０
の周波数の２倍の周波数で変化を続ける。この周
波数は、Q1のチヤンネル電流を減少させるに必
要なそのゲート・ソース間電圧と、SCR１６の
導通を保持するに要する保持電流とで決まるが、
後者すなわち保持電流によつてスイツチ手段１２
のヒステレシス特性もきまる。C1の充電速度は
Q1のゲートが容量性負荷を与えるだけで電流を
殆んど引出さないから、Q1に影響されない。そ
の上各周波数サイクルの大部分に亘つてC1が充
電される間、閾値手段１４の出力に実質的に接地
電位が印加されるから、この期間を通じて閾値手
段１４は実質的に電力を消費しない。さらに第１
図の回路はただ１枚の基板上に容易に集積され、
SCR１６として１対の相補型双極トランジスタ
を設けてそれぞれのエミツタをそれぞれ陽極およ
び陰極として各別に接続すると共にそれぞれのコ
レクタを他方のベースに接続し、このコレクタ・
ベース接続の一方をSCRのゲートとして接続す
ることができる。
の周波数の２倍の周波数で変化を続ける。この周
波数は、Q1のチヤンネル電流を減少させるに必
要なそのゲート・ソース間電圧と、SCR１６の
導通を保持するに要する保持電流とで決まるが、
後者すなわち保持電流によつてスイツチ手段１２
のヒステレシス特性もきまる。C1の充電速度は
Q1のゲートが容量性負荷を与えるだけで電流を
殆んど引出さないから、Q1に影響されない。そ
の上各周波数サイクルの大部分に亘つてC1が充
電される間、閾値手段１４の出力に実質的に接地
電位が印加されるから、この期間を通じて閾値手
段１４は実質的に電力を消費しない。さらに第１
図の回路はただ１枚の基板上に容易に集積され、
SCR１６として１対の相補型双極トランジスタ
を設けてそれぞれのエミツタをそれぞれ陽極およ
び陰極として各別に接続すると共にそれぞれのコ
レクタを他方のベースに接続し、このコレクタ・
ベース接続の一方をSCRのゲートとして接続す
ることができる。
Q1のドレンがこれに続くMOSトランジスタ
Q2，Q3の極めて高い入力インピーダンスのゲー
トに結合しているため、Q2を導通させ、Q3を遮
断するために電流放流器I2により引出す必要のあ
る電流は、Q1に弱いチヤンネル反転域の中で動
作させるだけの微小なものでよい。電流放流器I2
による僅か100nA程度の電流要求を満たすように
動作するQ1として標準寸法のMOSトランジスタ
を用いることにより、その電流要求を満たし、こ
れによつてQ2を遮断し、Q3を導通させるドレン
電流を供給するようにQ1を条件付けるためこれ
に印加すべきソース・ゲート間電圧を低下させる
こともでき、またQ1が標準寸法のMOSトランジ
スタの場合は、電流放流器I2の電流要求を例えば
100μＡ域に引上げ、その電流要求を満たすに足
るドレン電流をQ1が供給する温度に無関係のソ
ース・ゲート間電圧を得ることもできる。しかし
このように要求を引上げると、閾値手段１４にお
ける電力消費の増加を伴ない、切替えに要するソ
ース・ゲート間電圧も上昇する。
Q2，Q3の極めて高い入力インピーダンスのゲー
トに結合しているため、Q2を導通させ、Q3を遮
断するために電流放流器I2により引出す必要のあ
る電流は、Q1に弱いチヤンネル反転域の中で動
作させるだけの微小なものでよい。電流放流器I2
による僅か100nA程度の電流要求を満たすように
動作するQ1として標準寸法のMOSトランジスタ
を用いることにより、その電流要求を満たし、こ
れによつてQ2を遮断し、Q3を導通させるドレン
電流を供給するようにQ1を条件付けるためこれ
に印加すべきソース・ゲート間電圧を低下させる
こともでき、またQ1が標準寸法のMOSトランジ
スタの場合は、電流放流器I2の電流要求を例えば
100μＡ域に引上げ、その電流要求を満たすに足
るドレン電流をQ1が供給する温度に無関係のソ
ース・ゲート間電圧を得ることもできる。しかし
このように要求を引上げると、閾値手段１４にお
ける電力消費の増加を伴ない、切替えに要するソ
ース・ゲート間電圧も上昇する。
第２図はこの発明の他の実施例に用いる他のス
イツチ手段１２′として単安定マルチバイブレー
タ２０の回路を示す。このマルチバイブレータ２
０は主導電路をそれぞれ電流源I3と接地点との間
に並列に接続した同一導電型の双極トランジスタ
Q4，Q5を含む。
イツチ手段１２′として単安定マルチバイブレー
タ２０の回路を示す。このマルチバイブレータ２
０は主導電路をそれぞれ電流源I3と接地点との間
に並列に接続した同一導電型の双極トランジスタ
Q4，Q5を含む。
Q4のベース端子T′1には閉路信号が印加される
が、Q5のベースはコンデンサC2を介して電流源I4
に接続されると共にQ5のベース・エミツタ接合
に対して逆極性のダイオードD1を介して接地さ
れている。I4は共通ソース接続型MOSトランジス
タQ6のドレン・ソース・チヤンネルを介して接
地され、さらに他のMOSトランジスタQ7のゲー
トにも接続されている。Q6のゲートはI3に接続さ
れ、スイツチ手段１２′を第１図のスイツチ手段
１２に代用するときQ7のドレン・ソース・チヤ
ンネルをコンデンサC1と並列に配置してそのコ
ンデンサの放電路とする。I3，I4には＋Ｖが印加
される。
が、Q5のベースはコンデンサC2を介して電流源I4
に接続されると共にQ5のベース・エミツタ接合
に対して逆極性のダイオードD1を介して接地さ
れている。I4は共通ソース接続型MOSトランジス
タQ6のドレン・ソース・チヤンネルを介して接
地され、さらに他のMOSトランジスタQ7のゲー
トにも接続されている。Q6のゲートはI3に接続さ
れ、スイツチ手段１２′を第１図のスイツチ手段
１２に代用するときQ7のドレン・ソース・チヤ
ンネルをコンデンサC1と並列に配置してそのコ
ンデンサの放電路とする。I3，I4には＋Ｖが印加
される。
Q4のベースからマルチバイブレータ２０に閉
路信号が印加されていないときはスイツチ手段１
２′が開路状態に維持されているから、第１図の
コンデンサC1に充電ができる。これはQ6のドレ
ン・ソース・チヤンネルがその正のゲート・ソー
ス電圧によつて導通し、C2が放電してQ7のゲー
ト・ソース電位が負になるためそのドレン・ソー
ス・チヤンネルが非導通になるからである。閾値
手段１４から端子T1′に閉路信号が印加される
と、スイツチ手段１２′は閉路状態に転換してC1
を放電する。これはQ4が導通してQ6に対する正
のゲート・ソース電圧が消滅するためQ6が非導
通になり、I4がC2を＋Ｖのレベルに向けて充電し
始めるためQ7に正のゲート・ソース電圧が印加
されてそのソース・ドレン・チヤンネルが導通
し、C1を放電することによる。C2の充電中の変
位電流によりQ5のベースに正の電圧が発生して
Q5が導通するため、閉路信号が終了してQ4が非
導通状態に戻つた後もQ6が非導通状態に保持さ
れる。C2が充分に充電されてその変位電流がな
くなると、Q5が導通を停止するためQ6が導通状
態、Q7が非導通状態になつてC1の充電サイクル
が開始される。C1の各充電期間中Q6はD1と共動
してC2を放電する。従つて第１図のスイツチ手
段１２にスイツチ手段１２′を置換すると、発振
器１０の各周波数サイクル中にC1が充放電を行
ない、その周波数はC2の充電時間によつて決ま
る。マルチバイブレータ２０の回路構成はSCR
１６より複雑であるが、既知のヒステレシス特性
を持つ正確なリセツト機能を示す。発振器１０の
周波数を可変にしたいときC2に可変コンデンサ
を利用し得るのは言うまでもない。
路信号が印加されていないときはスイツチ手段１
２′が開路状態に維持されているから、第１図の
コンデンサC1に充電ができる。これはQ6のドレ
ン・ソース・チヤンネルがその正のゲート・ソー
ス電圧によつて導通し、C2が放電してQ7のゲー
ト・ソース電位が負になるためそのドレン・ソー
ス・チヤンネルが非導通になるからである。閾値
手段１４から端子T1′に閉路信号が印加される
と、スイツチ手段１２′は閉路状態に転換してC1
を放電する。これはQ4が導通してQ6に対する正
のゲート・ソース電圧が消滅するためQ6が非導
通になり、I4がC2を＋Ｖのレベルに向けて充電し
始めるためQ7に正のゲート・ソース電圧が印加
されてそのソース・ドレン・チヤンネルが導通
し、C1を放電することによる。C2の充電中の変
位電流によりQ5のベースに正の電圧が発生して
Q5が導通するため、閉路信号が終了してQ4が非
導通状態に戻つた後もQ6が非導通状態に保持さ
れる。C2が充分に充電されてその変位電流がな
くなると、Q5が導通を停止するためQ6が導通状
態、Q7が非導通状態になつてC1の充電サイクル
が開始される。C1の各充電期間中Q6はD1と共動
してC2を放電する。従つて第１図のスイツチ手
段１２にスイツチ手段１２′を置換すると、発振
器１０の各周波数サイクル中にC1が充放電を行
ない、その周波数はC2の充電時間によつて決ま
る。マルチバイブレータ２０の回路構成はSCR
１６より複雑であるが、既知のヒステレシス特性
を持つ正確なリセツト機能を示す。発振器１０の
周波数を可変にしたいときC2に可変コンデンサ
を利用し得るのは言うまでもない。
第３図は発振器１０′からその各周波数サイク
ルの一部区間だけ出力を発生させる衝撃係数手段
２２を示す。発振器１０′はこの衝撃係数手段２
２と閾値手段１４′とを除いて本質的に第１図の
発振器１０と同一であり、スイツチ手段１２″は
負のゲート信号に応動するSCR等任意適当な回
路素子より成る。共通ソース接続型MOSトラン
ジスタQ′1と電流放流器I′2とは閾値手段１４′内
において閾値手段１４について前述したのと同様
に直列に接続されているが、ダイオードD2がI′2
に要する電流を流すため＋ＶとQ′1のドレン・ソ
ース・チヤンネルとの間に挿入されている。衝撃
係数手段２２中においてダイオードD3、MOSト
ランジスタQ8のドレン・ソース・チヤンネルお
よび電流シンクI5が＋Ｖと接地点との間に直列に
接続されている。この衝撃係数手段２２にも通常
のCMOSインバータ回路に含まれる１対の相補型
MOSトランジスタQ9，Q10が含まれている。
Q9，Q10のゲートは共にI5とQ8のドレン・ソー
ス・チヤンネルとの接続点に接続され、ドレン・
ソース・チヤンネルは＋Ｖと接地点との間に直列
に接続されている。C′1の充電電位がQ′1および
Q8の各ゲートに印加され、この衝撃係数手段２
２の出力はQ9，Q10のドレン・ソース・チヤンネ
ルの接続点から取り出される。
ルの一部区間だけ出力を発生させる衝撃係数手段
２２を示す。発振器１０′はこの衝撃係数手段２
２と閾値手段１４′とを除いて本質的に第１図の
発振器１０と同一であり、スイツチ手段１２″は
負のゲート信号に応動するSCR等任意適当な回
路素子より成る。共通ソース接続型MOSトラン
ジスタQ′1と電流放流器I′2とは閾値手段１４′内
において閾値手段１４について前述したのと同様
に直列に接続されているが、ダイオードD2がI′2
に要する電流を流すため＋ＶとQ′1のドレン・ソ
ース・チヤンネルとの間に挿入されている。衝撃
係数手段２２中においてダイオードD3、MOSト
ランジスタQ8のドレン・ソース・チヤンネルお
よび電流シンクI5が＋Ｖと接地点との間に直列に
接続されている。この衝撃係数手段２２にも通常
のCMOSインバータ回路に含まれる１対の相補型
MOSトランジスタQ9，Q10が含まれている。
Q9，Q10のゲートは共にI5とQ8のドレン・ソー
ス・チヤンネルとの接続点に接続され、ドレン・
ソース・チヤンネルは＋Ｖと接地点との間に直列
に接続されている。C′1の充電電位がQ′1および
Q8の各ゲートに印加され、この衝撃係数手段２
２の出力はQ9，Q10のドレン・ソース・チヤンネ
ルの接続点から取り出される。
発振器１０′は第１図の発振器１０と実質的に
同様に働いてC′1に連続的に交番変化する充電レ
ベルを形成する。Q′1とQ8およびI′2とI5はそれぞ
れ構造が異なつてもよいが、ここでは発振器１
０′内における衝撃係数手段２２の動作説明を容
易にするため、Q′1とQ8およびI′2とI5はそれぞれ
の同一構造を持つものとする。しかし、例えばダ
イオード特性の形状は同じであるが面積の異なる
半導体接合を用いることにより、D3がD2より大
きい順バイアス接合電圧を持つように構成されて
いる。従つて、スイツチ手段１２″が開路すると
必ずC′1が＋Ｖに向つて充電を始め、Q′1および
Q8のゲート・ソース電圧がそれぞれのドレン・
ソース・チヤンネルを同時に導通させる値にな
る。Q8が導通すると必ずインバータ中のQ10が導
通して衝撃係数手段２２の出力端子を実質的に接
地電位とする。C′1の充電レベルが＋Ｖに近づく
と、D3がD2より順バイアス電圧が高いため、Q8
がQ′1より先に非導通になる。Q8が非導通になる
とインバータのQ9が導通して衝撃係数手段２２
の出力端子に＋Ｖを生成する。C′1が所定の充電
レベルに達すると閾値手段１４′のQ′1が非導通に
なり、スイツチ手段１２″のための負の閉路信号
を発生するためC′1が放電してQ′1とQ8の双方が
再び導通する。依つて衝撃係数手段２２の出力端
子が接地電位に戻り、次の衝撃係数期間が始ま
る。従つて、衝撃係数手段２２は発振の各サイク
ル中の短くて制御し易い一部区間中高出力レベル
を生じるように機能し、その区間はD2に対する
D3の順バイアス電圧の増減によつてそれぞれ増
減することができる。
同様に働いてC′1に連続的に交番変化する充電レ
ベルを形成する。Q′1とQ8およびI′2とI5はそれぞ
れ構造が異なつてもよいが、ここでは発振器１
０′内における衝撃係数手段２２の動作説明を容
易にするため、Q′1とQ8およびI′2とI5はそれぞれ
の同一構造を持つものとする。しかし、例えばダ
イオード特性の形状は同じであるが面積の異なる
半導体接合を用いることにより、D3がD2より大
きい順バイアス接合電圧を持つように構成されて
いる。従つて、スイツチ手段１２″が開路すると
必ずC′1が＋Ｖに向つて充電を始め、Q′1および
Q8のゲート・ソース電圧がそれぞれのドレン・
ソース・チヤンネルを同時に導通させる値にな
る。Q8が導通すると必ずインバータ中のQ10が導
通して衝撃係数手段２２の出力端子を実質的に接
地電位とする。C′1の充電レベルが＋Ｖに近づく
と、D3がD2より順バイアス電圧が高いため、Q8
がQ′1より先に非導通になる。Q8が非導通になる
とインバータのQ9が導通して衝撃係数手段２２
の出力端子に＋Ｖを生成する。C′1が所定の充電
レベルに達すると閾値手段１４′のQ′1が非導通に
なり、スイツチ手段１２″のための負の閉路信号
を発生するためC′1が放電してQ′1とQ8の双方が
再び導通する。依つて衝撃係数手段２２の出力端
子が接地電位に戻り、次の衝撃係数期間が始ま
る。従つて、衝撃係数手段２２は発振の各サイク
ル中の短くて制御し易い一部区間中高出力レベル
を生じるように機能し、その区間はD2に対する
D3の順バイアス電圧の増減によつてそれぞれ増
減することができる。
衝撃係数手段の出力が特に短時間のものである
必要がない場合は閾値装置１４′のD2が不要にな
ることは当業者に容易に理解される筈である。ま
た複雑な集積回路製造技法を用いてQ8に対する
Q′1の酸化膜厚さやドービングを調節すれば、D2
またはD3なしでも衝撃係数手段の出力を得るこ
とができる。
必要がない場合は閾値装置１４′のD2が不要にな
ることは当業者に容易に理解される筈である。ま
た複雑な集積回路製造技法を用いてQ8に対する
Q′1の酸化膜厚さやドービングを調節すれば、D2
またはD3なしでも衝撃係数手段の出力を得るこ
とができる。
以上の実施例によつて説明したこの発明の主た
る技術的効果を要約すると次の通りである。すな
わち、この発明はタイミングコンデンサの端子間
電圧感知用素子として共通ソース接続型FETを
使用しているので、(イ)タイミングコンデンサの端
子間電圧の範囲（振幅）およびこの範囲によつて
決まる発振周波数範囲がこのコンデンサの充電々
圧を感知するFETの閾値電圧に左右されない、
(ロ)上記感知用FETの閾値電圧の変動が動作特性
に殆ど影響を及ぼさない、(ハ)タイミングコンデン
サの放電が上記感知用FETのドレン電流の或る
閾値以下への減少により開始され、しかもこの閾
値は上記FETのドレンに接続された定電流源に
より決まるので、この放電開始時期はこの電流閾
値の選択により制御されることとなり、従来の電
圧制御方式に比べて容易に正確な制御を行なうこ
とができる。(ニ)また、上記(ハ)に伴ない発振周波数
の正確な制御ができる。更に、上記感知用FET
のドレン回路に定電流源を接続したことによる効
果として、(ホ)この定電流源がFETのドレン回路
における無限大のインピーダンスをもつ負荷とし
て働いてFETを最大利得で動作させることがで
き、しかも発振周波数を閾値手段中のFET
（Q2，Q3等）や放電回路中の素子（SCR１６等）
の閾値変動に不感にできることがある。
る技術的効果を要約すると次の通りである。すな
わち、この発明はタイミングコンデンサの端子間
電圧感知用素子として共通ソース接続型FETを
使用しているので、(イ)タイミングコンデンサの端
子間電圧の範囲（振幅）およびこの範囲によつて
決まる発振周波数範囲がこのコンデンサの充電々
圧を感知するFETの閾値電圧に左右されない、
(ロ)上記感知用FETの閾値電圧の変動が動作特性
に殆ど影響を及ぼさない、(ハ)タイミングコンデン
サの放電が上記感知用FETのドレン電流の或る
閾値以下への減少により開始され、しかもこの閾
値は上記FETのドレンに接続された定電流源に
より決まるので、この放電開始時期はこの電流閾
値の選択により制御されることとなり、従来の電
圧制御方式に比べて容易に正確な制御を行なうこ
とができる。(ニ)また、上記(ハ)に伴ない発振周波数
の正確な制御ができる。更に、上記感知用FET
のドレン回路に定電流源を接続したことによる効
果として、(ホ)この定電流源がFETのドレン回路
における無限大のインピーダンスをもつ負荷とし
て働いてFETを最大利得で動作させることがで
き、しかも発振周波数を閾値手段中のFET
（Q2，Q3等）や放電回路中の素子（SCR１６等）
の閾値変動に不感にできることがある。
以上少数の実施例の説明によつてこの発明を開
示したが、これらの実施例にはこの発明の技術的
範囲内においてその構成並びに部品の結合配置の
細部について種々の改変をなし得ることは当業者
に自明であるから、上記記載はこの発明を限定す
るものではなく、説明のためのものと解されるべ
きである。
示したが、これらの実施例にはこの発明の技術的
範囲内においてその構成並びに部品の結合配置の
細部について種々の改変をなし得ることは当業者
に自明であるから、上記記載はこの発明を限定す
るものではなく、説明のためのものと解されるべ
きである。
第１図はこの発明を実施する弛張発振器のブロ
ツク図で、各ブロツク内はこの発明の推奨実施例
を示す。第２図は第１図の発振器の変形に用いる
他のスイツチ手段の略示図である。第３図は各発
振周期中に衝撃係数特性を適用したこの発明の他
の実施例の略示ブロツク図である。 C1……タイミングコンデンサ、I1……電流源、
I2……定電流源（電流放流器）、Q1，Q2，Q3……
FET、１２……スイツチ手段、１４……閾値手
段、１６……SCR。
ツク図で、各ブロツク内はこの発明の推奨実施例
を示す。第２図は第１図の発振器の変形に用いる
他のスイツチ手段の略示図である。第３図は各発
振周期中に衝撃係数特性を適用したこの発明の他
の実施例の略示ブロツク図である。 C1……タイミングコンデンサ、I1……電流源、
I2……定電流源（電流放流器）、Q1，Q2，Q3……
FET、１２……スイツチ手段、１４……閾値手
段、１６……SCR。
Claims (1)
- １ 第１の極板が第１の電位供給端子に接続され
て基準電位を受け、第２の極板が充電回路に接続
されて動作電圧の方向にその極板の電位を上昇さ
せる極性の充電々流を受けるタイミングコンデン
サと、上記コンデンサの第２の極板に接続された
ゲート電極と上記動作電圧の印加される第２の電
位供給端子に接続されたソース電極とドレン電極
とを有し上記コンデンサの充電過程中導通する導
電型を持つ共通ソース接続型電界効果トランジス
タと、上記ドレン電極に接続されていて自己の電
位に実質的に関係のない所定値の電流を上記ドレ
ン電極に供給する出力端子を有し上記第１と第２
の電位供給端子の一方に結合された定電流源と、
上記ドレン電極の電位に基いて制御される放電回
路とを具備し、この放電回路は、上記コンデンサ
に並列に接続され上記トランジスタのドレン電流
が上記定電流源により決定される閾値以下に低下
するとこれに応じて上記コンデンサを放電させる
スイツチを含む弛張発振器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB4912677 | 1977-11-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5482956A JPS5482956A (en) | 1979-07-02 |
| JPS6155808B2 true JPS6155808B2 (ja) | 1986-11-29 |
Family
ID=10451243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14493178A Granted JPS5482956A (en) | 1977-11-25 | 1978-11-22 | Blocking oscillator |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS5482956A (ja) |
| DE (1) | DE2850933C3 (ja) |
| FR (1) | FR2410396A1 (ja) |
| GB (1) | GB2008879B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177505U (ja) * | 1988-05-24 | 1989-12-19 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3128715C2 (de) * | 1981-07-21 | 1984-10-11 | Telefunken electronic GmbH, 7100 Heilbronn | Schaltungsanordnung |
| GB2146502B (en) * | 1983-08-31 | 1987-07-01 | Nat Semiconductor Corp | Internal high voltage (vpp) rise control circuit |
| JP6852374B2 (ja) | 2016-12-07 | 2021-03-31 | 富士ゼロックス株式会社 | 画像処理装置及びプログラム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533722Y2 (ja) * | 1971-11-26 | 1980-08-11 | ||
| JPS4874772A (ja) * | 1971-12-29 | 1973-10-08 | ||
| DE2450921C3 (de) * | 1974-10-25 | 1981-10-15 | Siemens AG, 1000 Berlin und 8000 München | MOS-integrierte Schaltungsanordnung für einen Impulsgenerator |
| US3995232A (en) * | 1975-05-02 | 1976-11-30 | National Semiconductor Corporation | Integrated circuit oscillator |
| US4001722A (en) * | 1975-05-19 | 1977-01-04 | National Semiconductor Corporation | Integrated circuit relaxation oscillator |
-
1978
- 1978-10-24 GB GB7841751A patent/GB2008879B/en not_active Expired
- 1978-11-22 JP JP14493178A patent/JPS5482956A/ja active Granted
- 1978-11-24 FR FR7833316A patent/FR2410396A1/fr active Granted
- 1978-11-24 DE DE19782850933 patent/DE2850933C3/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177505U (ja) * | 1988-05-24 | 1989-12-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2850933A1 (de) | 1979-05-31 |
| DE2850933C3 (de) | 1982-01-21 |
| FR2410396A1 (fr) | 1979-06-22 |
| DE2850933B2 (de) | 1981-05-21 |
| GB2008879B (en) | 1982-05-19 |
| GB2008879A (en) | 1979-06-06 |
| FR2410396B1 (ja) | 1984-01-20 |
| JPS5482956A (en) | 1979-07-02 |
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