JPS6156480A - 半導体発光装置の製造方法 - Google Patents
半導体発光装置の製造方法Info
- Publication number
- JPS6156480A JPS6156480A JP59178607A JP17860784A JPS6156480A JP S6156480 A JPS6156480 A JP S6156480A JP 59178607 A JP59178607 A JP 59178607A JP 17860784 A JP17860784 A JP 17860784A JP S6156480 A JPS6156480 A JP S6156480A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- substrate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Lasers (AREA)
- Led Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体発光装置、特にダブルヘテロ接合活性領
域を成長させた溝を挟む電流狭窄層下に禁制帯幅の小さ
い半導体層を選択的に設けた半導体発光装置の製造方法
の改良に関する。
域を成長させた溝を挟む電流狭窄層下に禁制帯幅の小さ
い半導体層を選択的に設けた半導体発光装置の製造方法
の改良に関する。
光を情報信号の媒体とする光通信その他のシステムにお
いて、光信号を発生する光源として半導体発光装置が極
めて重要な役割を果たしている。
いて、光信号を発生する光源として半導体発光装置が極
めて重要な役割を果たしている。
従って半導体発光装置特にレーザについて、その緒特性
を向上する努力が続けられて光応用システムの進展に寄
与している。
を向上する努力が続けられて光応用システムの進展に寄
与している。
石英系光ファイバの低伝送損失波長帯域に適合する半導
体レーザとして、第２図の模式側断面図に１例を示すＶ
Ｓ［ｌ （Ｖ−ｇｒｏｏｖｅｄ ５ｕｂｓｔｒａｔｅ
ｌ１ｕｒｉｅｄｄｏｕｂｌｅｈｅＬｅｒｏ−ｓｔｒｕｃ
ｔｕｒｅ） レーザが知られている。
体レーザとして、第２図の模式側断面図に１例を示すＶ
Ｓ［ｌ （Ｖ−ｇｒｏｏｖｅｄ ５ｕｂｓｔｒａｔｅ
ｌ１ｕｒｉｅｄｄｏｕｂｌｅｈｅＬｅｒｏ−ｓｔｒｕｃ
ｔｕｒｅ） レーザが知られている。
図において、２１はｎ型インジウムＦｐ ＣＩｎＰ）半
ｉＪＪ体基板、２２はインジウムガリウム砒素燐（Ｉｎ
ＧａＡｓＰ）半導体層、２３はｐ型１ｎＰ層、２４はス
トライプ溝、２５はｎ型１ｎｌ’閉じ込め層、２６はＩ
ｎＧａＡｓＰ活性層、２７はｐ型１ｎＰ閉じ込め層、２
８はｐ型ＩｎＧａＡｓＰ ：７ンタク）７５．２５ａ及
び２６ａはそれぞれ前記半導体層２５及び２６と同時に
成長した半導体層、２９はｐ側電極、３０はｎ （１１
，１電極をしめす。
ｉＪＪ体基板、２２はインジウムガリウム砒素燐（Ｉｎ
ＧａＡｓＰ）半導体層、２３はｐ型１ｎＰ層、２４はス
トライプ溝、２５はｎ型１ｎｌ’閉じ込め層、２６はＩ
ｎＧａＡｓＰ活性層、２７はｐ型１ｎＰ閉じ込め層、２
８はｐ型ＩｎＧａＡｓＰ ：７ンタク）７５．２５ａ及
び２６ａはそれぞれ前記半導体層２５及び２６と同時に
成長した半導体層、２９はｐ側電極、３０はｎ （１１
，１電極をしめす。
本従来例では、ストライプ溝２４の外側にｐｎｐｎ構造
が形成され、ｐ型１ｎＰ閉じ込め層２７→ｐ型ＩｎＰＪ
’！２３−ｎ型ｒｎＰ基板２１の経路の漏れ電流をゲー
ト電流として惹起されるこのｐｎｐｎ構造のサイリスク
動作による漏れ電流の増大を抑制する目的で、ＩｎＧａ
ＡｓＰ層２２を設けている。
が形成され、ｐ型１ｎＰ閉じ込め層２７→ｐ型ＩｎＰＪ
’！２３−ｎ型ｒｎＰ基板２１の経路の漏れ電流をゲー
ト電流として惹起されるこのｐｎｐｎ構造のサイリスク
動作による漏れ電流の増大を抑制する目的で、ＩｎＧａ
ＡｓＰ層２２を設けている。
本従来例を製造するに際しては、ｎ型ＩｎＰ基板２１上
にＩｎＧａＡｓＰ層２２及びｐ型丁ｎＰ層２３を設けた
半導体基体をまず製造するが、この半導体基体は従来下
記の如く製造されることが多い。
にＩｎＧａＡｓＰ層２２及びｐ型丁ｎＰ層２３を設けた
半導体基体をまず製造するが、この半導体基体は従来下
記の如く製造されることが多い。
すなわち第３図（ａ）に示す如く、ｎ型ＩｎＰ基板２１
′Ｊ：にＩｎＧａＡｓＰ １ｉ２２をエピタキシャル成
長し、次いでリソグラフィ法によって同図（ｂ）に示す
如（マスク３１を設けて、ストライプ領域及びその近傍
のＩｎＧａＡｓＰ層２２を除去した後に、ｐ型ＩｎＰ層
２３をエピタキシャル成長して同図（ｃ）に示す半導体
基体を得ている。
′Ｊ：にＩｎＧａＡｓＰ １ｉ２２をエピタキシャル成
長し、次いでリソグラフィ法によって同図（ｂ）に示す
如（マスク３１を設けて、ストライプ領域及びその近傍
のＩｎＧａＡｓＰ層２２を除去した後に、ｐ型ＩｎＰ層
２３をエピタキシャル成長して同図（ｃ）に示す半導体
基体を得ている。
この製造方法では２回のエピタキシャル成長工程を必要
としているが、この成長を液相エピタキシャル成長方法
（以下ＬＰＥ法と略称する）で実施する場合に、溶媒に
所定量の溶質を溶解しかつ熱的平衡状態を形成するため
に、基板及び溶液を成長温度以上の温度に例えば２０乃
至４０分間程度保持することが必要であって、第２回目
の成長の際にＩｎＧａＡｓＰ層２２等の表出面が熱的損
傷を受けて、漏れ電流が増大するなどの特性の劣化を生
じている。
としているが、この成長を液相エピタキシャル成長方法
（以下ＬＰＥ法と略称する）で実施する場合に、溶媒に
所定量の溶質を溶解しかつ熱的平衡状態を形成するため
に、基板及び溶液を成長温度以上の温度に例えば２０乃
至４０分間程度保持することが必要であって、第２回目
の成長の際にＩｎＧａＡｓＰ層２２等の表出面が熱的損
傷を受けて、漏れ電流が増大するなどの特性の劣化を生
じている。
この様な熱的損傷は他のエピタキシャル成長方法による
場合にもまた同様に発生する。
場合にもまた同様に発生する。
上述の如く、漏れ電流を抑制するために禁制帯１１ｉ１
１′’／ｊ′８１／Ｎ”＃［ｉｌ−１１−１１ｆｔ°°
０°ｔ ？、： １ ｉ Ｋ ｉ ｉ 。
１′’／ｊ′８１／Ｎ”＃［ｉｌ−１１−１１ｆｔ°°
０°ｔ ？、： １ ｉ Ｋ ｉ ｉ 。
が、２回に分割したエピタキシャル成長工程を必要とす
ることによって、結晶に熱的損傷を受けて半導体発光装
置の特性の劣化を招いており、この様な損傷を生じない
この半導体基体の製造方法が要望されている。
ることによって、結晶に熱的損傷を受けて半導体発光装
置の特性の劣化を招いており、この様な損傷を生じない
この半導体基体の製造方法が要望されている。
前記問題点は、第１導電型の半導体基板もしくは第１の
半導体層上に、該半導体基板もしくは第１の半導体層よ
り禁制帯幅が小さい第２の半導体層と、第２導電型の第
３の半導体層とを連続して成長し、該第３の半導体層を
選択的に除去して該第２の半導体層をストライプ状に表
出し、該第２の半導体層の表出領域をメルトバック除去
して該半導体基板もしくは第１の半導体層を表出し、同
時に該第３の半導体層もメルトバックし、連続して該メ
ルトバックで表出した面上に第２導電型で禁制帯幅が該
第２の半導体層より大きい第４の半導体層を液相エピタ
キシャル成長し、しかる後咳第４の半導体層を貫通して
該半導体基板もしくは第１の半導体層に達するストライ
プ状の溝を形成し、該溝内に活性領域を含むダブルヘテ
ロ接合半導体層を液相エピタキシャル成長する工程を有
する本発明による半導体発光装置の製造方法により解決
される。
半導体層上に、該半導体基板もしくは第１の半導体層よ
り禁制帯幅が小さい第２の半導体層と、第２導電型の第
３の半導体層とを連続して成長し、該第３の半導体層を
選択的に除去して該第２の半導体層をストライプ状に表
出し、該第２の半導体層の表出領域をメルトバック除去
して該半導体基板もしくは第１の半導体層を表出し、同
時に該第３の半導体層もメルトバックし、連続して該メ
ルトバックで表出した面上に第２導電型で禁制帯幅が該
第２の半導体層より大きい第４の半導体層を液相エピタ
キシャル成長し、しかる後咳第４の半導体層を貫通して
該半導体基板もしくは第１の半導体層に達するストライ
プ状の溝を形成し、該溝内に活性領域を含むダブルヘテ
ロ接合半導体層を液相エピタキシャル成長する工程を有
する本発明による半導体発光装置の製造方法により解決
される。
本発明の製造方法においては、第１導電型の半導体基板
もしくは第１の半導体層上に、これより禁制帯幅が小さ
い第２の半導体層に連続して、これを被覆する第２導電
型の第３の半導体層を成長する。
もしくは第１の半導体層上に、これより禁制帯幅が小さ
い第２の半導体層に連続して、これを被覆する第２導電
型の第３の半導体層を成長する。
リソグラフィ法によって第３の半導体層を選択的にエツ
チングして、活性領域を形成するストライプ溝より幅が
広いストライプ状に第２の半導体層を表出させる。
チングして、活性領域を形成するストライプ溝より幅が
広いストライプ状に第２の半導体層を表出させる。
この半導体基体を溶液とともに液相エピタキシャル成長
装置に収容して所要の熱平衡状態に到達させた後、まず
メルトバックによって第２の半導体層の表出領域を除去
して半導体基板もしくは第１の半導体層を表出させる。
装置に収容して所要の熱平衡状態に到達させた後、まず
メルトバックによって第２の半導体層の表出領域を除去
して半導体基板もしくは第１の半導体層を表出させる。
これと同時に第３の半導体層もメルトバックされ、この
半導体基体の熱損傷部分は完全に除去される。
半導体基体の熱損傷部分は完全に除去される。
このメルトバックによって形成された面上に、連続して
第４の半導体層として電流狭窄層を成長することにより
、第３図（ｃ）に相当する半導体基体を前記熱的損傷な
く得ることが出来る。
第４の半導体層として電流狭窄層を成長することにより
、第３図（ｃ）に相当する半導体基体を前記熱的損傷な
く得ることが出来る。
なお前記第３の半導体層は上述のメルトバンクの際に、
第２の半導体層より先には溶けきらない厚さとすること
が望ましい。
第２の半導体層より先には溶けきらない厚さとすること
が望ましい。
以下本発明を第１図に工程順模式側断面図を示す実施例
により具体的に説明する。
により具体的に説明する。
第１図（ａ）参照
ｎ型１ｎＰ基板１の（００１）面上にしＰＩ！法によっ
てｎ型１ｎＰ層２ 、ＩｎＧａＡｓＰ Ｎ３及びｐ型１
ｎＰ層４を、例えば成長開始温度６１６℃、冷却速度０
，７°Ｃ／ｍｉｎとして下記の如く成長する。
てｎ型１ｎＰ層２ 、ＩｎＧａＡｓＰ Ｎ３及びｐ型１
ｎＰ層４を、例えば成長開始温度６１６℃、冷却速度０
，７°Ｃ／ｍｉｎとして下記の如く成長する。
（１）ｎ型ＩｎＰ層２
成長溶液： Ｉｎ：Ｉｎｌ’：Ｓｎ ＝１ｇ：６．９
５ｍｇ：１０ｍｇ成長時間： １２００秒間 厚さ： 約４μｍ （２） ＩｎＧａＡｓＰ層３ 成長溶液： Ｉｎ：Ｇａ：Ａｓ：Ｐ −Ｉｇ：６ｍｇ：２７．５ｍｇ：１．２Ｂ成長時間＝
４秒間 厚さ： 約０．１５μｍ （３）ｐ型ＩｎＰ層４ 成長溶液： Ｉｎ：ＩｎＰ：Ｃｄ＝１ｇ：６．９５ｍ
ｇ：１０＋ａｇ成長時間： ３秒間 厚さ： 約０．５μｍ 第１図（ｂ）参照 前記半導体基体上に、たとえば二酸化シリコン（Ｓｔ（
ｈ）を用いて幅１０μｍ程度で＜ ０１１＞方向のスト
ライプ状の窓を備えたマスク５を設けて、例えば塩酸（
ＨＣＩ）によってｐ型１ｎＰ層４を選択的にエツチング
除去する。
５ｍｇ：１０ｍｇ成長時間： １２００秒間 厚さ： 約４μｍ （２） ＩｎＧａＡｓＰ層３ 成長溶液： Ｉｎ：Ｇａ：Ａｓ：Ｐ −Ｉｇ：６ｍｇ：２７．５ｍｇ：１．２Ｂ成長時間＝
４秒間 厚さ： 約０．１５μｍ （３）ｐ型ＩｎＰ層４ 成長溶液： Ｉｎ：ＩｎＰ：Ｃｄ＝１ｇ：６．９５ｍ
ｇ：１０＋ａｇ成長時間： ３秒間 厚さ： 約０．５μｍ 第１図（ｂ）参照 前記半導体基体上に、たとえば二酸化シリコン（Ｓｔ（
ｈ）を用いて幅１０μｍ程度で＜ ０１１＞方向のスト
ライプ状の窓を備えたマスク５を設けて、例えば塩酸（
ＨＣＩ）によってｐ型１ｎＰ層４を選択的にエツチング
除去する。
第１図（ｃ）及び（ｄ）参照
前記半導体基体を下記溶液とともにＬＰＥ装置内に収容
し、例えば温度６２０℃に３０分間保持した後に、冷却
速度０．７℃／ｎ＋ｉｎで温度を降下し温度が６００′
″に到達した１寺点で・下言己０メ″ドパ・′及び
！ｐ型１ｎＰ層６の成長を連続して実施する。
し、例えば温度６２０℃に３０分間保持した後に、冷却
速度０．７℃／ｎ＋ｉｎで温度を降下し温度が６００′
″に到達した１寺点で・下言己０メ″ドパ・′及び
！ｐ型１ｎＰ層６の成長を連続して実施する。
（４）メルトバック
メルトバック溶液： １ｎ：ＩｎＰ−１ｇ：４．５＋
＋＋ｇメルトバック時間−８秒間 このメルトバックによって、図（ｃ）に示す如くＩｎＧ
ａＡｓＰ層３の表出領域を溶解して除去し、同時にｐ型
ＩｎＰ層４もメルトバックする。この結果、ＬＰＥ装置
内で前述の如く温度６２０℃に３０分間保持したために
損傷を生じた部分は完全に除去される。
＋＋ｇメルトバック時間−８秒間 このメルトバックによって、図（ｃ）に示す如くＩｎＧ
ａＡｓＰ層３の表出領域を溶解して除去し、同時にｐ型
ＩｎＰ層４もメルトバックする。この結果、ＬＰＥ装置
内で前述の如く温度６２０℃に３０分間保持したために
損傷を生じた部分は完全に除去される。
なおｐ型ＩｎＰＩ’Ｈ４は残存してもよい。
（５）ｐ型ＩｎＰ層６
成長溶液： Ｉｎ：ＴｎＰ：Ｃｄ−１ｇ：５．７５ｍ
ｇ：ＩＱｍｇ成長時間：１２０秒間 厚さ： 約１．５μｍ この結果、先に述べた第３図（ｃ）に相当して損傷のな
い半導体基体が図示の如く得られる。なお本実施例にお
いては、ｐ型１ｎＰ層６とｐ型１ｎＰ ｆＦＪ４とはそ
の組成及び導電性が同等であって、ｐ型ＩｎＰ層４が残
存していても両手導体層は一体となる。
ｇ：ＩＱｍｇ成長時間：１２０秒間 厚さ： 約１．５μｍ この結果、先に述べた第３図（ｃ）に相当して損傷のな
い半導体基体が図示の如く得られる。なお本実施例にお
いては、ｐ型１ｎＰ層６とｐ型１ｎＰ ｆＦＪ４とはそ
の組成及び導電性が同等であって、ｐ型ＩｎＰ層４が残
存していても両手導体層は一体となる。
第１図（ｅ）参照
上述の製造方法によって得られた本発明による半導体基
体を用いて、ｖｓｎレーザを例えば下記の様に製造する
ことができる。
体を用いて、ｖｓｎレーザを例えば下記の様に製造する
ことができる。
すなわちｐ型１ｎＰ層６上に、先のストライブに位置を
整合させて幅２μｍ程度のストライプ状の窓を備えたマ
スク（図示されない）を設けて、例えば塩酸（ＨＣＩ）
：燐酸（ＨｓＰＯ＜）＝３：１の混合液によってエツチ
ングし、断面がＶ字状のストライプ溝をｎ型１ｎＰ層２
に達する深さに形成する。
整合させて幅２μｍ程度のストライプ状の窓を備えたマ
スク（図示されない）を設けて、例えば塩酸（ＨＣＩ）
：燐酸（ＨｓＰＯ＜）＝３：１の混合液によってエツチ
ングし、断面がＶ字状のストライプ溝をｎ型１ｎＰ層２
に達する深さに形成する。
この半導体基体上にＬＰＥ法によって、ｎ型１ｎＰ閉じ
込め層？ 、ＩｎＧａＡｓＰ活性［８、ｐ型ＩｎＰ閉じ
込め層９、及びｐ型ＩｎＧａＡｓＰコンタクト層１０を
、例えば成長開始温度６００°Ｃ１冷却速度０．７℃／
＋ｉｎとして順次下記の如く成長する。
込め層？ 、ＩｎＧａＡｓＰ活性［８、ｐ型ＩｎＰ閉じ
込め層９、及びｐ型ＩｎＧａＡｓＰコンタクト層１０を
、例えば成長開始温度６００°Ｃ１冷却速度０．７℃／
＋ｉｎとして順次下記の如く成長する。
（６）ｎ型１ｎＰ閉じ込め層７
成長溶液： ｒｎ：ＴｎＰ：Ｓｎ ＝１ｇ：５．３ｍ
ｇ：１０ｍｇ成長時間：１０秒間 （７） ＩｎＧａＡｓＰ活性Ｎ８ 成長溶液： Ｉｎ：ＩｎＡｓ：ＧａＡｓ：ＩｎＰ＝
１ｇ：４４．３ｍｇ：９．２ｍｇ：１．５ｍｇ成長時間
＝ ２秒間 （８）ｐ型！ｎＰ閉じ込め層９ 成長溶液： ｒｎ：ＩｎＰ：Ｃｄ −１ｇ：５．５ｍ
ｇ：１０ｍｇ成長時間：３００秒間 （９）ｐ型ＴｎＧａＡｓＰコンタクト層１０成長溶液：
Ｉｎ：ＩｎＡｓ：ＧａＡｓ：ＩｎＰ：Ｚｎ＝ Ｉｇ
：４４．３ｍｇ：９．２ｍｇ：１．５ｍｇ：０．２５ｍ
ｇ成長時間： ５秒間 なお半導体層７ａ及び８ａが、それぞれｎ型！ｎＰ閉じ
込め層７及びＩｎＧａＡｓＰ活性層８と同時に成長する
。
ｇ：１０ｍｇ成長時間：１０秒間 （７） ＩｎＧａＡｓＰ活性Ｎ８ 成長溶液： Ｉｎ：ＩｎＡｓ：ＧａＡｓ：ＩｎＰ＝
１ｇ：４４．３ｍｇ：９．２ｍｇ：１．５ｍｇ成長時間
＝ ２秒間 （８）ｐ型！ｎＰ閉じ込め層９ 成長溶液： ｒｎ：ＩｎＰ：Ｃｄ −１ｇ：５．５ｍ
ｇ：１０ｍｇ成長時間：３００秒間 （９）ｐ型ＴｎＧａＡｓＰコンタクト層１０成長溶液：
Ｉｎ：ＩｎＡｓ：ＧａＡｓ：ＩｎＰ：Ｚｎ＝ Ｉｇ
：４４．３ｍｇ：９．２ｍｇ：１．５ｍｇ：０．２５ｍ
ｇ成長時間： ５秒間 なお半導体層７ａ及び８ａが、それぞれｎ型！ｎＰ閉じ
込め層７及びＩｎＧａＡｓＰ活性層８と同時に成長する
。
この半導体基体のｐ型１ｎＧａＡｓＰコンタクトＪＷＩ
Ｏ上にｐ側電極１１、ｎ型１ｎＰ基板１の下面にｎ側電
極１２を形成し、臂開等の工程を経て半導体レーザのチ
ップが完成する。
Ｏ上にｐ側電極１１、ｎ型１ｎＰ基板１の下面にｎ側電
極１２を形成し、臂開等の工程を経て半導体レーザのチ
ップが完成する。
以上説明した本実施例では、閾値電流Ｉｚｈ＝１５ｍＡ
、効率ｈ ＝０．３５ｍＷ／ｍ＾が得られて、前記従来
例の製造方法による半導体基体を用いた場合の、闇値電
流１ｔｈ＝２０ｍＡ、効率ｈ ＝０．２５ｄ／ｍ＾程度
に比較して顕著な特性の改善が達成された。
、効率ｈ ＝０．３５ｍＷ／ｍ＾が得られて、前記従来
例の製造方法による半導体基体を用いた場合の、闇値電
流１ｔｈ＝２０ｍＡ、効率ｈ ＝０．２５ｄ／ｍ＾程度
に比較して顕著な特性の改善が達成された。
以上説明した如く本発明によれば、ダブルヘテロ接合活
性領域を成長させた溝を挟む電流狭窄層下に、禁制帯幅
の小さい半導体層を設けた半導体発光装置を製造するに
際して、選択的に設ける該禁制帯幅の小さい半導体層と
電流狭窄層とを有する半導体基体を熱損傷による欠陥な
く形成することが可能となって、半導体発光装置の漏れ
電流が抑制され闇値電流が低減されるなど、その特性の
顕著な改善を達成することができる。
性領域を成長させた溝を挟む電流狭窄層下に、禁制帯幅
の小さい半導体層を設けた半導体発光装置を製造するに
際して、選択的に設ける該禁制帯幅の小さい半導体層と
電流狭窄層とを有する半導体基体を熱損傷による欠陥な
く形成することが可能となって、半導体発光装置の漏れ
電流が抑制され闇値電流が低減されるなど、その特性の
顕著な改善を達成することができる。
第１図は本発明の実施例を示す工程順模式側断面図、
第２図及び第３図は従来例を示す模式側断面図である。
図において、
■はｎ型ＩｎＰ基板、
２はｎ型１ｎＰ層、
３ はＩｎＧａＡｓＰ 層、
４．：１４はｐ型１ｎＰ層、 ６はｐ型１ｎＰ電流狭窄層、 ７はｎ型１ｎＰ閉じ込め層、 ８はＩｎＧａＡｓＰ活性層、 ９はｐ型１ｎＰ閉じ込め層、 ｌＯはｐ型１ｎＧａＡＳＰコンタクト層、１１はｐ側電
極、 １２はｎ側電極、 をそれぞれ示す。 算 １ ［Ｆ］ 芥 １ 叩 ７ Ｂ ／２ 茅 ２ 目 ￥−３リ
４．：１４はｐ型１ｎＰ層、 ６はｐ型１ｎＰ電流狭窄層、 ７はｎ型１ｎＰ閉じ込め層、 ８はＩｎＧａＡｓＰ活性層、 ９はｐ型１ｎＰ閉じ込め層、 ｌＯはｐ型１ｎＧａＡＳＰコンタクト層、１１はｐ側電
極、 １２はｎ側電極、 をそれぞれ示す。 算 １ ［Ｆ］ 芥 １ 叩 ７ Ｂ ／２ 茅 ２ 目 ￥−３リ
Claims (1)
- 第１導電型の半導体基板もしくは第１の半導体層上に、
該半導体基板もしくは第１の半導体層より禁制帯幅が小
さい第２の半導体層と、第２導電型の第３の半導体層と
を連続して成長し、該第３の半導体層を選択的に除去し
て該第２の半導体層をストライプ状に表出し、該第２の
半導体層の表出領域をメルトバック除去して該半導体基
板もしくは第１の半導体層を表出し、同時に該第３の半
導体層もメルトバックし、連続して該メルトバックで表
出した面上に第２導電型で禁制帯幅が該第２の半導体層
より大きい第４の半導体層を液相エピタキシャル成長し
、しかる後該第４の半導体層を貫通して該半導体基板も
しくは第１の半導体層に達するストライプ状の溝を形成
し、該溝内に活性領域を含むダブルヘテロ接合半導体層
を液相エピタキシャル成長する工程を有することを特徴
とする半導体発光装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178607A JPS6156480A (ja) | 1984-08-28 | 1984-08-28 | 半導体発光装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178607A JPS6156480A (ja) | 1984-08-28 | 1984-08-28 | 半導体発光装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156480A true JPS6156480A (ja) | 1986-03-22 |
Family
ID=16051407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178607A Pending JPS6156480A (ja) | 1984-08-28 | 1984-08-28 | 半導体発光装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156480A (ja) |
-
1984
- 1984-08-28 JP JP59178607A patent/JPS6156480A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02288288A (ja) | 埋め込みヘテロ構造レーザダイオードの製造方法 | |
| JPS6352479B2 (ja) | ||
| JPS60251689A (ja) | 半導体レ−ザ素子及びその製法 | |
| JP2555984B2 (ja) | 半導体レーザおよびその製造方法 | |
| JPS614226A (ja) | 半導体装置の製造方法 | |
| JPS60137088A (ja) | 半導体レ−ザ装置 | |
| JPS5911621A (ja) | ホットエア−発生装置のエア−混合燃焼用ガス及びエア−発生装置 | |
| KR920000358B1 (ko) | 고신뢰도 매립형 레이저 다이오드 제조방법 | |
| JPS6344311B2 (ja) | ||
| JPS6149489A (ja) | 半導体発光装置の製造方法 | |
| JPH0680868B2 (ja) | 半導体レーザ素子 | |
| JPH0680869B2 (ja) | 半導体レーザ素子 | |
| JPS61187287A (ja) | 半導体発光装置 | |
| JPS5914912B2 (ja) | 半導体レ−ザの製造方法 | |
| JPS63122190A (ja) | 半導体発光装置の製造方法 | |
| JPS62216389A (ja) | 半導体発光装置の製造方法 | |
| JPS5824456Y2 (ja) | 半導体レ−ザ | |
| JPS63281487A (ja) | 半導体レ−ザ | |
| JPH02246289A (ja) | 半導体発光素子 | |
| JPS60137082A (ja) | 半導体レ−ザ装置及びその製造方法 | |
| JPS61166087A (ja) | 半導体レ−ザ素子の製造方法 | |
| JPH10294526A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPS63244785A (ja) | 半導体発光素子及びその製造方法 | |
| JPS63122189A (ja) | 半導体装置 | |
| JPS6328093A (ja) | 光集積回路の製造方法 |