JPS615656A - Separation transmitting system of digital signal - Google Patents
Separation transmitting system of digital signalInfo
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- JPS615656A JPS615656A JP12666184A JP12666184A JPS615656A JP S615656 A JPS615656 A JP S615656A JP 12666184 A JP12666184 A JP 12666184A JP 12666184 A JP12666184 A JP 12666184A JP S615656 A JPS615656 A JP S615656A
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- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信方式に利用される。特に送信部
において、同一信号源の情報量の大きい符号系列を複数
に個の並列符号系列に分離して、ｋ個の伝送路を用いて
伝送し、受信部で結合して元の符号系列を再生する通信
方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is utilized in a digital communication system. In particular, in the transmitter, a code sequence with a large amount of information from the same signal source is separated into multiple parallel code sequences, transmitted using k transmission paths, and combined in the receiver to generate the original code sequence. Concerning communication methods for playback.
一般に信号源の符号系列を有限の通信容量をもつ伝送路
を用いて伝送する場合に、信号源の通信速度が伝送路の
通信容量を越えるときに複数の伝送路に分散して伝送す
る方式が知られている。その場合には各伝送路で各々遅
延時間が異なるので、 １、受信部では
それらの時間差を補正してから結合する必要がある。こ
の条件を満足させる方法の一つは、分離後の各符号系列
に冗長符号を付加してフレームに構成し、さらに例えば
フレーム符号部に数ビットの割り当てを行ってマルチフ
レーム同期をとることによって実現するものである。こ
のような従来の方法では冗長符号を付加することによる
伝送効率の低下を招く欠点があった。Generally, when transmitting the code sequence of a signal source using a transmission line with a finite communication capacity, when the communication speed of the signal source exceeds the communication capacity of the transmission line, there is a method in which the code sequence is distributed over multiple transmission lines and transmitted. Are known. In that case, each transmission path has a different delay time, so: 1. In the receiving section, it is necessary to correct the time difference before combining the signals. One method to satisfy this condition is to add a redundant code to each code sequence after separation, configure it into a frame, and then allocate several bits to the frame code part to achieve multiframe synchronization. It is something to do. Such conventional methods have the disadvantage of reducing transmission efficiency due to the addition of redundant codes.
（発明が解決しようとする問題点〕
本発明は上記従来の方式の問題点を解決するものであり
、伝送効率の低下なく分離結合を行うディジタル通信方
式を提供すること目的とする。(Problems to be Solved by the Invention) The present invention solves the above-mentioned problems of the conventional system, and aims to provide a digital communication system that performs separation and coupling without reducing transmission efficiency.
本発明は、送信側では同一信号源の符号系列をに個の並
列符号系列信号に分離し、このに個に分離された並列符
号系列信号をそれぞれスクランブラ回路にてスクランブ
ルする。さらにこれをクラス■パーシャルレスポンス符
号に符号化し、このクラス■パーシャルレスポンス符号
化された信号に極性反転（バイオレーション）を交互に
与える極性反転回路を経て変調回路で変調し、前記クラ
ス■パーシャルレスポンス符号則から特定のパターンを
監視する監視器を有するに個の送信器から送信する。こ
のに個の送信器内の前記監視器の出力をそれぞれ入力と
し、前記に側送信器内の前記極性反転回路をに測量時に
制御するパターン検出器を備える。受信側ではに個の伝
送路を介して送信された信号をチャンネルに対応したに
個の受信器で受信し、前記受信器は前記送信された信号
をバイオレーションを与えた符号系列信号に復調し、復
調されたバイオレーション信号は二方向ニ分かれる。そ
の一方はクラス■パーシャルレスポンス復号器にて復号
され、さらにデスクランブラ回路で復号され、位相調整
回路へ送出し、その他方は前記復号された符号系列信号
の符号則の違反を検出する第１のバイオレーション検出
器へ入力する。In the present invention, on the transmitting side, a code sequence from the same signal source is separated into parallel code sequence signals, and each of the separated parallel code sequence signals is scrambled by a scrambler circuit. This is further encoded into a class ■partial response code, which is then modulated by a modulation circuit via a polarity inversion circuit that alternately applies polarity inversion (violation) to the class ■partial response encoded signal, and then modulated by a modulation circuit. Each transmitter has a monitor that monitors for specific patterns. A pattern detector is provided, which inputs the outputs of the monitors in the two transmitters, respectively, and controls the polarity inverting circuit in the transmitter at the time of surveying. On the receiving side, the signals transmitted via the transmission paths are received by the receivers corresponding to the channels, and the receivers demodulate the transmitted signals into violation code sequence signals. , the demodulated violation signal is divided into two directions. One of them is decoded by a class ■ partial response decoder, further decoded by a descrambler circuit, and sent to a phase adjustment circuit, and the other is a first one that detects a violation of the code rule of the decoded code sequence signal. Input to violation detector.
この第１のバイオレーション検出器の出力は前記符号則
に２回連続して表われる第２のバイオレーション検出器
へ入力し、この第２のバイオレーション検出器の出力は
位相差検出回路へ与えられる。The output of this first violation detector is input to a second violation detector that appears twice in succession in the code rule, and the output of this second violation detector is input to a phase difference detection circuit. It will be done.
前記位相差検出回路はに個のそれぞれ位相差情報を得て
、前記位相調整回路へ送出され、前記位相調整は前記復
号されたに個の並列符号系列信号を前記位相差検出回路
で得られた各位相差情報の位相差をそれぞれ補正し、さ
らに位相補正されたに個の並列符号系列信号を結合して
再生符号系列信号を得る。The phase difference detection circuit obtains phase difference information and sends it to the phase adjustment circuit, and the phase adjustment is performed by obtaining the decoded parallel code sequence signals obtained by the phase difference detection circuit. The phase difference of each piece of phase difference information is corrected, and the phase-corrected parallel code sequence signals are combined to obtain a reproduced code sequence signal.
以下、添付図面を参照して詳細に本発明の実施例装置を
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
第１図は、本発明実施例装置のブロック構成図である。FIG. 1 is a block diagram of an apparatus according to an embodiment of the present invention.
信号源１の出力は分離器２に入力して、複数に個の信号
列に分離される。この複数に個の信号列はそれぞれ送信
器３−１〜３−ｋから伝送路５−１〜５−ｋに送信され
、受信側で受信器７−１〜７−にで出力されて、結合回
路９に入力する。この結合回路９でに個の信号列は一つ
の信号列出力１０に合成される。The output of the signal source 1 is input to a separator 2 where it is separated into a plurality of signal streams. These plurality of signal sequences are transmitted from the transmitters 3-1 to 3-k to the transmission lines 5-1 to 5-k, respectively, and outputted to the receivers 7-1 to 7- on the receiving side and combined. Input to circuit 9. This combination circuit 9 combines the signal strings into one signal string output 10.
特願昭５７ ＝ ２６８２３ （特開昭５８−１４５２
６１）および「現代ディジタル通信方式」（宮司、小車
共著、第５章５．６項）によれば、送信器３で所定の規
則に従ってクラス■パーシャルレスポンス符号系列にバ
イオレーションを与え、受信器でクラス■パーシャルレ
スポンス符号則に従ってバイオレーション検出を行うと
、２回連続してバイオレーションが検出されることが原
理的に示されている。Patent application No. 1982 = 26823
61) and "Modern Digital Communication Systems" (co-authored by Miyaji and Koguruma, Chapter 5, Section 5.6), the transmitter 3 gives a violation to the class ■ partial response code sequence according to a predetermined rule, and the receiver It has been shown in principle that if violation detection is performed according to the class ■ partial response code rule, two consecutive violations will be detected.
本発明は上記原理の応用であり、第１図に示すに個の伝
送路５−１〜５−にはそれぞれ遅延時間が相違するが、
この遅延時間の差を補償する構成となっている。これを
さらに詳しく説明すると、第２図は送信側装置の具体的
な構成図である。分離回路２の出力は、その一番目の出
力に着目すると、スクランブラ回路１１を経由して符号
器１２に入力する。この符号器１２はクラス■パーシャ
ルレスポンス符号を生成する回路であり、その出力は極
性反転器１３を介し変調器１４に入力し、その出力は伝
送路５−１に送信される。符号器１２には変換後のパタ
ンを検出するために、その並列出力端子にパタン検出回
路１９が接続され、この検出出力は、他の送信器５−２
〜５−にの出力とともに、パタン検出回路１８のアンド
回路１５に入力する。このパタン検出回路１８と、アン
ド回路１５の出力は、もう一つのアンド回路１７の一方
の入力に、また分岐されたタイマ回路１６およびインバ
ータを介してアンド回路１７の他方の入力に与えれられ
る。このアンド回路１７の出力は、各送信器３−１〜３
−にの極性反転器１３を制ｉするように構成されている
。ｋ個の送信器４−１〜４−ｋについてはその構成は同
様であるので図示を省略する。The present invention is an application of the above principle, and although the delay times are different for each of the transmission lines 5-1 to 5- shown in FIG.
The configuration is such that this difference in delay time is compensated for. To explain this in more detail, FIG. 2 is a specific configuration diagram of the transmitting side device. Focusing on the first output, the output of the separation circuit 2 is input to the encoder 12 via the scrambler circuit 11. This encoder 12 is a circuit that generates a class 1 partial response code, and its output is input to a modulator 14 via a polarity inverter 13, and its output is transmitted to a transmission line 5-1. A pattern detection circuit 19 is connected to the parallel output terminal of the encoder 12 in order to detect the converted pattern, and this detection output is sent to the other transmitter 5-2.
It is input to the AND circuit 15 of the pattern detection circuit 18 along with the outputs from ~5-. The outputs of the pattern detection circuit 18 and the AND circuit 15 are applied to one input of another AND circuit 17 and to the other input of the AND circuit 17 via a branched timer circuit 16 and an inverter. The output of this AND circuit 17 is
- is configured to control the polarity inverter 13 i. Since the configurations of the k transmitters 4-1 to 4-k are the same, illustration thereof is omitted.
パタン検出回路１９は、前記パーシャルレスポンス符号
器１２のクラス■パーシャルレスポンス符号則
ＣＩ、＝ ｂ、ｌ−ｂ ｎ−２−−−、−（１）のｂ７
の符号系列の中から表に示す２つの系統のパタンのいず
れかを検出したとき、出力パルスＸ１を発生する。The pattern detection circuit 19 uses b7 of the class ■partial response coding rule CI, = b, l-b n-2---, -(1) of the partial response encoder 12.
When one of the two patterns shown in the table is detected from among the code sequences, an output pulse X1 is generated.
表
この表および上記（１）式については、前述の公開公報
その他で公知であるので詳しい説明を省略する。Table This table and the above formula (1) are well known in the above-mentioned publication and other publications, so a detailed explanation will be omitted.
パタン検出器１８の動作タイムチャートの一例を第３図
に示す。アンド回路１５はＸ＋””Ｘｈの各パルス信号
を受信すると、一致バルスｙが得られる。An example of an operation time chart of the pattern detector 18 is shown in FIG. When the AND circuit 15 receives each pulse signal of X+""Xh, a matching pulse y is obtained.
タイマ回路１６は前記一致パルスｙの立下りでトリガー
され、時間τだけ出力を「１」に保持する。The timer circuit 16 is triggered by the fall of the coincidence pulse y, and holds the output at "1" for a time τ.
第２のアンド回路１７は、前記タイマ回路１６の出力が
「０」のときに前記第１のアンド回路１５に前記一致パ
ルスｙが得られると送信器３−１〜３−にへクラス■パ
ーシャルレスポンス符号化された符号に極性反転を与え
るパルス２を送出する。極性反転器１３は、このパルス
２を受信したとき、クラス■パーシャルレスポンス符号
にバイオレーションを与え、変調器１４を通して、信号
を伝送路５−１〜５−ｋに送出する。この場合はに個の
信号に同時バイオレーションを与えることになる。同時
にバイオレーションを与えられたに個の信号は伝送路５
−１〜５−ｋを経由して独自の遅延時間差を生じながら
受信器７−１〜７−ｋに達する。When the output of the timer circuit 16 is "0" and the coincidence pulse y is obtained in the first AND circuit 15, the second AND circuit 17 transmits the class ■partial pulse to the transmitters 3-1 to 3-. A pulse 2 is sent out which inverts the polarity of the response encoded code. When the polarity inverter 13 receives this pulse 2, it gives a violation to the class ■ partial response code, and sends the signal to the transmission lines 5-1 to 5-k through the modulator 14. In this case, simultaneous violations will be given to several signals. The signals that have been violated at the same time are sent to the transmission line 5.
-1 to 5-k, the signal reaches the receivers 7-1 to 7-k while generating a unique delay time difference.
第４図は受信側装置の詳しい構成図である。ｋ個の伝送
路５−１〜５−ｋを伝送された信号はそれぞれ受信器７
−１〜７−ｋに入力する。このに個の受信器７−１〜７
−にの構成は同一であるので、その一つについて説明す
ると、伝送された信号は復調器２０に入力し復調され、
その出力は二つに分岐される。FIG. 4 is a detailed configuration diagram of the receiving side device. The signals transmitted through the k transmission paths 5-1 to 5-k are each sent to a receiver 7.
-1 to 7-k. This number of receivers 7-1 to 7
The configurations of - are the same, so to explain one of them, the transmitted signal is input to the demodulator 20 and demodulated,
Its output is split into two.
その一方は第一のバイオレーション検出器２１に入力し
、その検出出力はさらに第二のバイオレーション検出器
２２に入力する。分岐された他方の出力はクラス■パー
シャルレスポンス復号器２３に入力し、その復号出力は
デスクランブラ回路２４を経由して位相調整回路２６に
送出される。この位相調整回路２６の入力には、他の送
信器７−２〜７−にの出力が並列に入力する。One of them is input to the first violation detector 21, and its detection output is further input to the second violation detector 22. The other branched output is input to a class ■ partial response decoder 23, and its decoded output is sent to a phase adjustment circuit 26 via a descrambler circuit 24. The outputs of the other transmitters 7-2 to 7- are input in parallel to the input of this phase adjustment circuit 26.
上記バイオレーション検出器２２の出力は、他の送信器
７−２〜７−にの同出力とともに位相差検出器２５に入
力し、その出力は位相調整回路２６の制御入力に接続さ
れる。The output of the violation detector 22 is input to the phase difference detector 25 together with the same outputs of the other transmitters 7-2 to 7-, and the output thereof is connected to the control input of the phase adjustment circuit 26.
第５図はこの受信側装置の動作を説明するタイムチャー
トである。FIG. 5 is a time chart explaining the operation of this receiving side device.
第一番目の受信器７−１に着目すると、復調器２０は受
信信号を復調して極性反転の与えられたクラス■パーシ
ャルレスポンス符号系列を再生し、その出力をバイオレ
ーション検出器２１とクラス■パーシャルレスポンス復
号機２３へ送出する。バイオレーション検出器２１は再
生されたクラス■パーシャルレスポンス符号系列の符号
則の違反を検出し第５図に示すパルスα、を発生する。Focusing on the first receiver 7-1, the demodulator 20 demodulates the received signal and reproduces the class ■partial response code sequence given the polarity inversion, and sends the output to the violation detector 21 and the class ■partial response code sequence. It is sent to the partial response decoder 23. The violation detector 21 detects a violation of the code rule in the reproduced class Ⅰ partial response code sequence and generates a pulse α shown in FIG.
ただし、このαの添字、は受信器７−１の例について示
したものである。このパルスα１は送信器でのバイオレ
ーション操作に対しては２個連続パルスとして検出され
るが、雑音などによる符号誤りに対しては単一パルスと
して検出される。第２のバイオレーション検出器２２は
このパルスαが２個連続した時のみ検出し、第５図のパ
ルスβ１を得る。他の受信器も同様な動作をしてパルス
β１〜βアを得る。However, the subscript of α is shown for the example of the receiver 7-1. This pulse α1 is detected as two consecutive pulses in response to a violation operation in the transmitter, but is detected as a single pulse in response to a code error due to noise or the like. The second violation detector 22 detects only when two consecutive pulses α occur, and obtains the pulse β1 shown in FIG. 5. Other receivers perform similar operations to obtain pulses β1 to βa.
各送信器では同時にバイオレーション操作しているから
、このパルスβ、〜β、の時間差は各伝送路遅延時間を
あられすことになる。Since each transmitter performs the violation operation at the same time, the time difference between the pulses β, .about.β results in the delay time of each transmission path.
位相差検出回路２５は各伝送路時間差すなわちパ
１、ルスβ１〜βつの信号を受信し、この
位相差を検出し、各位相差情報（Ｔ＋ ”Ｔｈ ）を位
相調整回路２６に送出する。この位相調整回路２６は前
記クラス■パーシャルレスポンス復号器２３にて復号さ
れ、さらにデスクランブラ回路２４にて、元の並列符号
に復号された並列符号を受信する。他の受信器からも同
様に受信し、前記位相差検出回路２５から得られたバ、
ルスβ、〜βつの位相差に従ってそれぞれの受信信号の
遅延時間を補正し、遅延時間のそろった並列符号系列を
得る。これを結合して再生符号系列信号ｌＯを得る。The phase difference detection circuit 25 detects each transmission line time difference, that is, the phase difference detection circuit 25.
1. Receives the signals β1 to β, detects the phase difference, and sends each phase difference information (T+ “Th) to the phase adjustment circuit 26. This phase adjustment circuit 26 is connected to the class ■ partial response decoder 23 The descrambler circuit 24 receives the parallel code which is decoded by the descrambler circuit 24 and decoded into the original parallel code.
The delay time of each received signal is corrected according to the phase difference between the signals β and .about.β, and parallel code sequences with uniform delay times are obtained. These are combined to obtain a reproduced code sequence signal lO.
ｒ発明の効果〕
以上の説明によって明らかなように、本発明によれば、
各符号系列に冗長符号を付加することなく、簡単な回路
構成で、効率的にデータ伝送を行うことができる効果が
ある。r Effects of the invention] As is clear from the above explanation, according to the present invention,
This has the advantage of being able to efficiently transmit data with a simple circuit configuration without adding redundant codes to each code sequence.
第１図は本発明実施例装置の概略ブロック構成図。
第２図は本発明実施例送信側のブロック構成詳細図。
第３図は本発明送信器内の第２のパタン検出器の信号タ
イムチャート。
第４図は本発明実施例受信側のブロック構成詳細図。
第５図は本発明の受信側のバイオレーション検出にかか
るパルスのタイムチャート。
１・・・信号源、２・・・分離器、３・・・送信器、５
・・・伝送路、７・・・受信器、９・・・結合回路、１
０・・・再生信号、１１・・・スクランブラ回路、１２
・・・クラス■パーシャルレスポンス符号器、１３・・
・極性反転器、１４・・・変調器、１５・・・アンド回
路、１６・・・タイマ回路、１７・・・アンド回路、１
８・・・パタン検出器、１９・・・パタン検出回路、２
０・・・復調器、２１・・・バイオレーション検出器、
２２・・・バイオレーション検出器、２３・・・クラス
■パーシャルレスポンス復号器、２４・・・デスクラン
ブラ回路、２５・・・位相差検出回路、２６・・・位相
調整回路。FIG. 1 is a schematic block diagram of an apparatus according to an embodiment of the present invention. FIG. 2 is a detailed block diagram of the transmitting side according to the embodiment of the present invention. FIG. 3 is a signal time chart of the second pattern detector in the transmitter of the present invention. FIG. 4 is a detailed block diagram of the receiving side according to the embodiment of the present invention. FIG. 5 is a time chart of pulses involved in violation detection on the receiving side according to the present invention. 1... Signal source, 2... Separator, 3... Transmitter, 5
...Transmission path, 7...Receiver, 9...Coupling circuit, 1
0... Reproduction signal, 11... Scrambler circuit, 12
...Class ■Partial response encoder, 13...
- Polarity inverter, 14... Modulator, 15... AND circuit, 16... Timer circuit, 17... AND circuit, 1
8... Pattern detector, 19... Pattern detection circuit, 2
0... Demodulator, 21... Violation detector,
22... Violation detector, 23... Class ■Partial response decoder, 24... Descrambler circuit, 25... Phase difference detection circuit, 26... Phase adjustment circuit.
Claims (1)
結合する伝送路とを備え、 その送信側には、 一つの信号源から入力する高速ディジタル信号を複数ｋ
個の低速ディジタル信号に分離する分離手段と、 その分離手段の各出力に接続されたｋ個の送信器と を備え、 上記伝送路は上記に個の送信器の出力信号をそれぞれ伝
送するに個の並列伝送路を含み、 上記受信側には、 上記に個の並列伝送路のそれぞれについて設けられたｋ
個の受信器と、 このｋ個の受信器の出力を結合して一つの高速ディジタ
ル出力信号を得る結合手段と を含む ディジタル手段の分離伝送方式において、 上記送信器には、それぞれ、 入力信号をスクランブルするスクランブラ回路と、 このスクランブラ回路の出力信号をクラスIVパーシャル
レスポンス符号則にしたがって符号化する符号器と、 この符号器の出力信号に制御入力にしたがって極性反転
を与える極性反転器と、 この極性反転器の出力を変調する変調器と、上記符号器
のクラスIVパーシャルレスポンス符号を監視して特定の
パタンを検出するパタン検出回路と を含み、 上記送信側には送信器の上記パタン検出回路の出力の論
理和にしたがって上記各極性反転器に同時に制御入力を
与える回路手段を備え、 上記受信器には、それぞれ、 上記伝送路に受信される信号を復調する復調器と、 この復調器の出力信号をクラスIVパーシャルレスポンス
符号則にしたがって復号する復号器と、この復号器の出
力信号を上記スクランブラ回路に対応する論理でデスク
ランブルするデスクランブラ回路と、 上記送信側の極性反転により２回連続して現れるバイオ
レーションを検出するバイオレーション検出手段と を備え、 上記送信側には、 各受信器の復号器の出力が入力する位相調整手段と、 上記バイオレーション検出手段の出力信号にしたがって
ｋ個の受信信号のバイオレーションの位相を検出する手
段と を備え、 上記位相調整手段は、この検出する手段の出力にしたが
って各受信器の復号器の出力について上記バイオレーシ
ョンの発生位相が一致するように各復号器の出力信号の
遅延量を補償する手段を含む ことを特徴とするディジタル信号の分離伝送方式。(1) It is equipped with a transmitting side, a receiving side, and a transmission line connecting the transmitting side and the receiving side, and the transmitting side receives a plurality of high-speed digital signals input from a single signal source.
k transmitters connected to each output of the separator; The receiving side includes k parallel transmission lines provided for each of the parallel transmission lines.
In a separate transmission system for digital means including: k receivers and a combining means for combining the outputs of the k receivers to obtain one high-speed digital output signal, each of the transmitters receives an input signal. a scrambler circuit that scrambles; an encoder that encodes the output signal of the scrambler circuit according to a class IV partial response coding rule; and a polarity inverter that inverts the polarity of the output signal of the encoder according to a control input; The transmission side includes a modulator that modulates the output of the polarity inverter, and a pattern detection circuit that monitors the class IV partial response code of the encoder to detect a specific pattern. The receiver includes a circuit means for simultaneously applying a control input to each of the polarity inverters according to the logical sum of outputs of the circuit, and each of the receivers includes a demodulator that demodulates the signal received on the transmission path; a decoder that decodes the output signal of according to the class IV partial response code rule; a descrambler circuit that descrambles the output signal of this decoder using logic corresponding to the scrambler circuit; a violation detection means for detecting a violation that appears consecutively, and a phase adjustment means to which the output of the decoder of each receiver is input, and a phase adjustment means to which the output of the decoder of each receiver is input, and means for detecting the phases of violations of the k received signals, and the phase adjusting means matches the occurrence phase of the violation for the output of the decoder of each receiver according to the output of the detecting means. 1. A separate transmission system for digital signals, comprising means for compensating the amount of delay of the output signal of each decoder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12666184A JPS615656A (en) | 1984-06-20 | 1984-06-20 | Separation transmitting system of digital signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12666184A JPS615656A (en) | 1984-06-20 | 1984-06-20 | Separation transmitting system of digital signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615656A true JPS615656A (en) | 1986-01-11 |
Family
ID=14940736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12666184A Pending JPS615656A (en) | 1984-06-20 | 1984-06-20 | Separation transmitting system of digital signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615656A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269443A (en) * | 1986-05-19 | 1987-11-21 | Hitachi Ltd | Parallel transmission system |
-
1984
- 1984-06-20 JP JP12666184A patent/JPS615656A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269443A (en) * | 1986-05-19 | 1987-11-21 | Hitachi Ltd | Parallel transmission system |
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