JPH0358536A - Receiver - Google Patents
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- JPH0358536A JPH0358536A JP19512289A JP19512289A JPH0358536A JP H0358536 A JPH0358536 A JP H0358536A JP 19512289 A JP19512289 A JP 19512289A JP 19512289 A JP19512289 A JP 19512289A JP H0358536 A JPH0358536 A JP H0358536A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号伝送の受信装置に利用する。[Detailed description of the invention] [Industrial application field] INDUSTRIAL APPLICATION This invention is utilized for the receiving apparatus of digital signal transmission.
特に、デジタル信号伝送の受信装置の回線品質を監視す
るパリテイビットの伝送に関するものである。In particular, it relates to the transmission of parity bits for monitoring the line quality of a receiving device for digital signal transmission.
本発明は受信装置において、
通信路を介して伝送される情報ビットに対し誤り率監視
を行うために付加されたパリテイビットをフレーム周期
信号に付加して同一の信号列で伝送することにより、
信号を効率よく伝送でき、かつ伝送信号の信頼性を高め
ることができるようにしたものである。In the receiving device, the present invention adds a parity bit added to a frame periodic signal to monitor the error rate of information bits transmitted via a communication channel, and transmits the signal in the same signal sequence. This makes it possible to efficiently transmit signals and improve the reliability of the transmitted signals.
第３図は従来例の受信装置のブロック構或図である。第
４図は従来例の受信装置の各信号のタイムチャートであ
る。FIG. 3 is a block diagram of a conventional receiving apparatus. FIG. 4 is a time chart of each signal of a conventional receiver.
従来、受信装置は、第３図および第４図に示すよ・うに
パリティ計数回路１３の演算結果出力であるパリティビ
ットＰをフレーム周期信号Ｆと別々に伝送していた。Conventionally, the receiving apparatus has transmitted the parity bit P, which is the calculation result output of the parity counting circuit 13, separately from the frame periodic signal F, as shown in FIGS. 3 and 4.
しかし、このような従来例の受信装置では、フレーム周
期信号出力王本とパリティの演算結果出力であるパリテ
ィビット出力ｌ本とを各々独立に伝送する構戊であり、
所定の周期でだけしか送出されないパルスを２本の信号
列で伝送する非効率的な欠点があり、またインタフェー
スの数が多くなる欠点を有していた。However, such a conventional receiving device has a structure in which one frame periodic signal output and one parity bit output, which is an output of a parity calculation result, are each transmitted independently.
This method has the disadvantage of being inefficient in transmitting pulses that are sent out only at a predetermined period using two signal trains, and also has the disadvantage of requiring a large number of interfaces.
本発明は上記の欠点を解決するもので、信号を効率よく
伝送できる受信装置を提供することを目的とする。The present invention solves the above-mentioned drawbacks, and aims to provide a receiving device that can efficiently transmit signals.
〔問題点を解決するための手段〕
本発明は、複数の信号列を受信する受信手段と、フレー
ム周期信号、パリテイビットおよびディジタル情報信号
に基づいて信号処理を行う信号処理部を含む処理手段と
を備え、上記受信手段は、上記各信号列のフレーム同期
信号を検出しフレーム同期を確立してフレーム周期信号
を出力するフレーム同期回路と、この出力されたフレー
ム周期信号に基づき上記各信号列をデスクランブルして
」二記信号処理部に与えるデスクランブル回路と、この
デスクランブル回路の出力信号のパリティ演算を行いパ
リティビットを出力するパリティ計数回路とを含む受信
装置において、上記受信手段は、上記出力されたパリテ
イビットを上記出力されたフレーム周期信号に付加して
同一の信号列で出力する付加回路を含み、上記処理手段
は、上記付加回路の出力信号を分離しこの分離された信
号を上記フレーム周期信号および上記パリティビ７｝と
して上記信号処理部に与える分離回路を含むことを特徴
とする。[Means for Solving the Problems] The present invention provides a processing means that includes a receiving unit that receives a plurality of signal sequences, and a signal processing unit that performs signal processing based on a frame periodic signal, a parity bit, and a digital information signal. The receiving means includes a frame synchronization circuit that detects the frame synchronization signal of each of the signal sequences, establishes frame synchronization, and outputs a frame period signal; In the receiving device, the receiving device includes a descrambling circuit that descrambles and supplies the signal to the signal processing section 2, and a parity counting circuit that performs a parity calculation on the output signal of the descrambling circuit and outputs a parity bit. an additional circuit that adds the output parity bit to the output frame periodic signal and outputs the same signal sequence; The present invention is characterized in that it includes a separation circuit that supplies the above-mentioned frame periodic signal and the above-mentioned parity 7} to the signal processing section.
受信手段の付加回路はフレーム同期回路の出力するフレ
ーム周期信号にパリティ計数回路の出力するパリティビ
ットを付加して同一の信号列で出力する。処理手段の分
離回路は付加回路の出力信号を分離しこの分離された信
号をフレーム周期信号およびパリティビットとして信号
処理部に与える。以上の動作により信号を効率よく伝送
でき、かつ伝送信号の信頼性を高めることができる。The additional circuit of the receiving means adds a parity bit output from the parity counting circuit to the frame periodic signal output from the frame synchronization circuit and outputs the same signal sequence. The separation circuit of the processing means separates the output signal of the additional circuit and supplies the separated signal to the signal processing section as a frame period signal and parity bit. By the above operation, signals can be transmitted efficiently and the reliability of the transmitted signals can be improved.
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例受信装置のブロック．構戊図である
。第１図（ａ）は受信手段および第１図（ｂ）は処理手
段を示す。第１図において、受信装置は、複数の信号列
の一つの信号列Ｓ１を受信する受信手段と、フレーム周
期信号Ｆ１パリテイビットＰおよびディジタル情報信号
（出力信号Ｓ２）に基づいて信号処理を行う信号処理部
２２を含む処理手段とを備え、上記受信手段は、信号列
Ｓｌのフレーム同期信号を検出しフレーム同期を確立し
てフレーム周期信号Ｆを出力するフレーム同期回路１１
と、この出力されたフレーム周期信号Ｆに基づき信号列
ＳＩをデスクランブルして信号処理部２２に与えるデス
クランブル回路１２と、デスクランブル回路１２の出力
信号Ｓ２のパリティ演算を行いパリティビッ｝Ｐを出力
するパリティ計数回路１３とを含む。Embodiments of the present invention will be described with reference to the drawings. 1st
The figure shows a block diagram of a receiving device according to an embodiment of the present invention. This is a schematic diagram. FIG. 1(a) shows the receiving means, and FIG. 1(b) shows the processing means. In FIG. 1, the receiving device includes a receiving means for receiving one signal sequence S1 of a plurality of signal sequences, and performs signal processing based on a frame periodic signal F1 parity bit P and a digital information signal (output signal S2). The receiving means includes a frame synchronization circuit 11 that detects a frame synchronization signal of the signal sequence Sl, establishes frame synchronization, and outputs a frame periodic signal F.
and a descrambling circuit 12 which descrambles the signal sequence SI based on the outputted frame periodic signal F and supplies it to the signal processing section 22, and performs a parity calculation on the output signal S2 of the descrambling circuit 12 and outputs a parity bit}P. A parity counting circuit 13 is included.
ここで本発明の特徴とするところは、上記受信手段は、
出力されたパリティビッ｝Ｐを出力されたフレーム周期
信号Ｆに付加して１本のパリティビット付加フレーム周
期信号ＦＰを出力する付加回路１４を含み、上記処理手
段は、付加回路１４の出力であるパリテイビット付加フ
レーム周期信号ＦＰを分離しこの分離された信号をフレ
ーム周期信号Ｆおよびパリティビッ｝Ｐとして信号処理
部２２に与える分離回路２１を含むことにある。Here, the feature of the present invention is that the above-mentioned receiving means includes:
The processing means includes an additional circuit 14 that adds the output parity bit P to the output frame period signal F to output one parity bit added frame period signal FP, and the processing means It includes a separation circuit 21 which separates the bit-added frame periodic signal FP and supplies the separated signal to the signal processing section 22 as a frame periodic signal F and a parity bit P.
このような構或の受信装置の動作を説明する。The operation of the receiving device having such a structure will be explained.
第２図は本発明の受信装置の各信号のタイムチャートで
ある。第１図および第２図において、フレーム同期回路
１１は、入力する信号列Ｓ１より、フレーム同期ビット
Ａ１〜八〇を検出し、フレーム同期を確立する。フレー
ム同期確立により同期したフレーム周期信号Ｆを送出す
る。FIG. 2 is a time chart of each signal of the receiving device of the present invention. In FIGS. 1 and 2, the frame synchronization circuit 11 detects frame synchronization bits A1 to 80 from the input signal sequence S1 and establishes frame synchronization. Upon establishment of frame synchronization, a synchronized frame periodic signal F is sent out.
デスクランブル回路１２では、送信装置のスクランブル
信号処理に対応して信号をデスクランブルする。パリテ
ィ計数回路１３は、デスクランブルされた出力信号Ｓ２
からパリティの演算を行いパリティビットＰを出力する
。The descrambling circuit 12 descrambles the signal in response to scramble signal processing by the transmitting device. The parity counting circuit 13 outputs a descrambled output signal S2
A parity calculation is performed from , and a parity bit P is output.
付加回路ｌ４では、パリティビッ｝Ｐを所定の周期をも
つフレームパルスに対し、ｎビット （ｎは整数）ずら
したタイミングで重畳する。これによってフレーム周期
信号ＦとパリティビットＰとが１本のパリテイビット付
加フレーム周期信号ＦＰで送出され伝送される。伝送さ
れた信号は、フレーム周期信号Ｆ１パリティ信号ＰＳの
いずれも所定の周期のパルスであり位相がずれているだ
けであるので、たとえばクロック信号の分周した信号に
より分離回路２１はフレーム同期信号Ｆとパリティビッ
｝Ｐとに分離し信号処理を行う。The additional circuit 14 superimposes the parity bit P on a frame pulse having a predetermined period at a timing shifted by n bits (n is an integer). As a result, the frame periodic signal F and the parity bit P are sent out and transmitted as one parity bit added frame periodic signal FP. The transmitted signals are frame period signal F1 and parity signal PS, both of which are pulses with a predetermined period and only out of phase. and parity bit}P and perform signal processing.
以上のようにして１本の信号列に同時にフレーム周期信
号ＦとパリティビットＰとを伝送することを可能にして
いる。As described above, it is possible to simultaneously transmit the frame periodic signal F and the parity bit P in one signal train.
以上説明したように、本発明は、信号を効率よく伝送で
き、かつ伝送信号の信頼性を向上できる侵れた効果があ
る。As described above, the present invention has the advantage of being able to efficiently transmit signals and improving the reliability of transmitted signals.
第１図は本発明一実施例受信装置のブロック構戊図。
第２図は本発明の受信装置の各信号のタイムチャート。
第３図は従来例の受信装置のブロック構或図。
第４図は従来例の受信装置の各信号のタイムチャート。
１１・・・フレーム同期回路、ｌ２・・・デスクランブ
ル回路、１３・・・バリティ計数回路、１４・・・付加
回路、２ｌ・・・分離回路、２２・・・信号処理部、Ａ
Ｉ−Ａ．・・・フレーム同期ビット、Ｂ． 、Ｐ・・・
パリティビット、ＣＬ，ＣＬ・・・クロック信号、Ｆ・
・・フレーム周期信号、ＦＰ・・・フレーム周期信号に
パリテイビットが付加された信号、Ｓ１・・・信号列、
Ｓ２・・・出力信号、Ｓ，・・・情報信号、ＰＳ・・・
バリティ信号、ｂ，〜ｋ）ｈｓｃ１〜Ｃｌｓ、ｄｌ〜ｄ
，・・・情報ビット。FIG. 1 is a block diagram of a receiving apparatus according to an embodiment of the present invention. FIG. 2 is a time chart of each signal of the receiving device of the present invention. FIG. 3 is a block diagram of a conventional receiving device. FIG. 4 is a time chart of each signal of a conventional receiver. DESCRIPTION OF SYMBOLS 11... Frame synchronization circuit, l2... Descrambling circuit, 13... Verity counting circuit, 14... Additional circuit, 2l... Separation circuit, 22... Signal processing section, A
I-A. ...Frame synchronization bit, B. , P...
Parity bit, CL, CL...clock signal, F.
...Frame periodic signal, FP...signal obtained by adding a parity bit to the frame periodic signal, S1...signal string,
S2...output signal, S...information signal, PS...
Parity signal, b, ~k) hsc1~Cls, dl~d
,...information bit.
Claims (1)
信号、パリテイビットおよびディジタル情報信号に基づ
いて信号処理を行う信号処理部を含む処理手段とを備え
、 上記受信手段は、上記各信号列のフレーム同期信号を検
出しフレーム同期を確立してフレーム周期信号を出力す
るフレーム同期回路と、この出力されたフレーム周期信
号に基づき上記各信号列をデスクランブルして上記信号
処理部に与えるデスクランブル回路と、このデスクラン
ブル回路の出力信号のパリテイ演算を行いパリテイビッ
トを出力するパリテイ計数回路とを含む 受信装置において、 上記受信手段は、上記出力されたパリテイビットを上記
出力されたフレーム周期信号に付加して同一の信号列で
出力する付加回路を含み、 上記処理手段は、上記付加回路の出力信号を分離しこの
分離された信号を上記フレーム周期信号および上記パリ
テイビットとして上記信号処理部に与える分離回路を含
む ことを特徴とする受信装置。[Scope of Claims] 1. The receiving means includes a receiving means for receiving a plurality of signal sequences, and a processing means including a signal processing unit that performs signal processing based on a frame periodic signal, a parity bit, and a digital information signal, The means includes a frame synchronization circuit that detects a frame synchronization signal of each of the signal sequences, establishes frame synchronization, and outputs a frame period signal, and descrambles each of the signal sequences based on the outputted frame period signal. In a receiving device including a descrambling circuit for supplying a signal processing section and a parity counting circuit for performing a parity calculation on an output signal of the descrambling circuit and outputting a parity bit, the receiving means is configured to perform a parity calculation on the output signal of the descrambling circuit and output a parity bit. the processing means separates the output signal of the additional circuit and adds this separated signal to the frame period signal and the above frame period signal, and outputs the signal as the same signal sequence. A receiving device comprising a separation circuit that supplies the signal processing section as a parity bit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512289A JPH0358536A (en) | 1989-07-26 | 1989-07-26 | Receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512289A JPH0358536A (en) | 1989-07-26 | 1989-07-26 | Receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358536A true JPH0358536A (en) | 1991-03-13 |
Family
ID=16335858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19512289A Pending JPH0358536A (en) | 1989-07-26 | 1989-07-26 | Receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358536A (en) |
-
1989
- 1989-07-26 JP JP19512289A patent/JPH0358536A/en active Pending
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