JPS6156596B2 - - Google Patents
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- Publication number
- JPS6156596B2 JPS6156596B2 JP53108792A JP10879278A JPS6156596B2 JP S6156596 B2 JPS6156596 B2 JP S6156596B2 JP 53108792 A JP53108792 A JP 53108792A JP 10879278 A JP10879278 A JP 10879278A JP S6156596 B2 JPS6156596 B2 JP S6156596B2
- Authority
- JP
- Japan
- Prior art keywords
- sense
- transistor
- potential
- output node
- circuit
- Prior art date
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- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000008054 signal transmission Effects 0.000 claims 1
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は、絶縁ゲート型電界効果トランジス
タを用いたメモリ回路装置に関する。
タを用いたメモリ回路装置に関する。
１トランジスタ／セル型のMOSメモリ〔Ｘ〕
においては、メモリセルに蓄えられた情報量の増
大および消費電力の減少を伴せて実現する非要が
ある。このためには、リフレツシユ時の“ハイレ
ベル”と“ロウレベル”の電位差が大きく、かつ
低電力消費のセンス回路が必要である。第１図
は、従来のセンス回路を示す。このセンス回路で
は、メモリセルからの情報を読み出した後信号線
φCの電位を中間レベルにして“ロウ”側のビツ
ト線の電荷を抜く方法であるため、低電力消費を
実現できるが、“ハイ”側のビツト線の電荷も同
時に、ある程度散逸するためリフレツシユ時の
“ロウ”及び“ハイ”の電位差が減少し、セルに
蓄えられる情報量の減少がみられた。第２図に示
すセンス回路は、この欠点を改良するためには、
センス回路を活性化する信号線φｓを、容量を通
じてセンス節点にも与えて“ハイ”側のレベルを
もち上げる方式のものである（昭和52年電子通信
学会半導体部門全国大会予稿集P136）。このセン
ス回路では、“ハイ”及び“ロウ”レベルの電位
差は、補償できるが、大きい容量が必要なためビ
ツト線容量の増大をもたらすため、セル面積及び
センス感度などの面から好ましくなかつた。
においては、メモリセルに蓄えられた情報量の増
大および消費電力の減少を伴せて実現する非要が
ある。このためには、リフレツシユ時の“ハイレ
ベル”と“ロウレベル”の電位差が大きく、かつ
低電力消費のセンス回路が必要である。第１図
は、従来のセンス回路を示す。このセンス回路で
は、メモリセルからの情報を読み出した後信号線
φCの電位を中間レベルにして“ロウ”側のビツ
ト線の電荷を抜く方法であるため、低電力消費を
実現できるが、“ハイ”側のビツト線の電荷も同
時に、ある程度散逸するためリフレツシユ時の
“ロウ”及び“ハイ”の電位差が減少し、セルに
蓄えられる情報量の減少がみられた。第２図に示
すセンス回路は、この欠点を改良するためには、
センス回路を活性化する信号線φｓを、容量を通
じてセンス節点にも与えて“ハイ”側のレベルを
もち上げる方式のものである（昭和52年電子通信
学会半導体部門全国大会予稿集P136）。このセン
ス回路では、“ハイ”及び“ロウ”レベルの電位
差は、補償できるが、大きい容量が必要なためビ
ツト線容量の増大をもたらすため、セル面積及び
センス感度などの面から好ましくなかつた。
この発明の目的は、低電力消費でかつリフレツ
シユ時の“ハイ”及び“ロウ”レベルの電位差の
大きなセンス回路を提案することにある。
シユ時の“ハイ”及び“ロウ”レベルの電位差の
大きなセンス回路を提案することにある。
この発明によるセンス回路は、一対のビツト線
間の差電圧を増巾して相補出力としてセンス出力
節点に出力するゲーテイド・フリツプフロツプ型
のセンス回路を用いたメモリ回路であつて、前記
センス出力点と前記ビツト線との間に信号伝達す
るトランジスタを含み、かつ前記出力節点にそれ
ぞれ一端が接続され他端がメモリセルからの情報
を読み出した後に活性化される信号線に接続され
た第１および第２の容量を含むことを特徴として
いる。
間の差電圧を増巾して相補出力としてセンス出力
節点に出力するゲーテイド・フリツプフロツプ型
のセンス回路を用いたメモリ回路であつて、前記
センス出力点と前記ビツト線との間に信号伝達す
るトランジスタを含み、かつ前記出力節点にそれ
ぞれ一端が接続され他端がメモリセルからの情報
を読み出した後に活性化される信号線に接続され
た第１および第２の容量を含むことを特徴として
いる。
この発明によれば、センス出力節点と信号線を
両端子とする前記容量の存在のため、“ハイ”側
レベルの電荷の散逸を抑えることができる。また
センス出力節点とビツト線との間に介在するトラ
ンジスタの働きにより、前記容量はきわめて小さ
な値であるため、ビツト線の容量を実質に増大さ
せずに済む。したがつて、メモリセルの情報量の
増大が低電力消費の下で見込まれ、高信頼性のメ
モリ動作ができる。
両端子とする前記容量の存在のため、“ハイ”側
レベルの電荷の散逸を抑えることができる。また
センス出力節点とビツト線との間に介在するトラ
ンジスタの働きにより、前記容量はきわめて小さ
な値であるため、ビツト線の容量を実質に増大さ
せずに済む。したがつて、メモリセルの情報量の
増大が低電力消費の下で見込まれ、高信頼性のメ
モリ動作ができる。
次に図面を参照しながら、この発明の実施例に
ついて述べる。第３図ＡおよびＢは、この発明の
一実施例の回路図および動作波形図である。
ついて述べる。第３図ＡおよびＢは、この発明の
一実施例の回路図および動作波形図である。
この実施例では、相補的なビツト線Ｄ，とセ
ンス出力節点ａ，の間にそれぞれ結合トランジ
スタＱR21，ＱR11のソース・ドレインが結線さ
れ、ゲートには分離信号線φｃが接続されてい
る。またセンス出力節点ａ，には、結合容量
Cp21，Cp11がセンス活性化信号線φｓが結線さ
れている。この実施例ではトランジスタＱR11，
ＱR21は、閾値電圧が−2Vのデプレツシヨン型で
あり他のトランジスタは、全て閾値電圧が1Vの
エンハンスメント型である。
ンス出力節点ａ，の間にそれぞれ結合トランジ
スタＱR21，ＱR11のソース・ドレインが結線さ
れ、ゲートには分離信号線φｃが接続されてい
る。またセンス出力節点ａ，には、結合容量
Cp21，Cp11がセンス活性化信号線φｓが結線さ
れている。この実施例ではトランジスタＱR11，
ＱR21は、閾値電圧が−2Vのデプレツシヨン型で
あり他のトランジスタは、全て閾値電圧が1Vの
エンハンスメント型である。
まず、プリチヤージ信号線φｐによりビツト線
Ｄ，をトランジスタQp11，Qp21を用いてプリ
チヤージする。
Ｄ，をトランジスタQp11，Qp21を用いてプリ
チヤージする。
次に、アドレスおよびダミーアドレス信号線Ｗ
およびWdを駆動してメモリセルおよびダミーセ
ルの情報をビツト線に読み出す。この情報をセン
ス出力節点ａ，にとりこんだ後、分離信号線φ
ｃを低電圧に落し、結合トランジスタＱR11，ＱR
２１をオフする。この後、センス活性化信号線φｓ
を駆動することにより、活性化トランジスタQs1
をオンすると同時に結合容量Cp11，Cp21を通し
てセンス出力節点ａ，をブートアツプする。こ
の動作により“ハイ”側のレベルは、高電源電位
以上にもち上がり“ロウ”側のレベルは、低電源
電位に向う。結合トランジスタがデイプレツシヨ
ン型であるので、“ロウ”側のセンス出力節点が
低下するに従つて“ロウ”側の結合トランジスタ
は“オン”し、“ロウ”側のビツト線の電荷が失
なわれる。一方、“ハイ”側のセンス出力節点の
電位は、“ハイ”側ビツト線電位より高いため、
“ハイ”側の結合トランジスタは全く“オン”せ
ず“ハイ”側ビツト線の電荷は全く失われること
はない。
およびWdを駆動してメモリセルおよびダミーセ
ルの情報をビツト線に読み出す。この情報をセン
ス出力節点ａ，にとりこんだ後、分離信号線φ
ｃを低電圧に落し、結合トランジスタＱR11，ＱR
２１をオフする。この後、センス活性化信号線φｓ
を駆動することにより、活性化トランジスタQs1
をオンすると同時に結合容量Cp11，Cp21を通し
てセンス出力節点ａ，をブートアツプする。こ
の動作により“ハイ”側のレベルは、高電源電位
以上にもち上がり“ロウ”側のレベルは、低電源
電位に向う。結合トランジスタがデイプレツシヨ
ン型であるので、“ロウ”側のセンス出力節点が
低下するに従つて“ロウ”側の結合トランジスタ
は“オン”し、“ロウ”側のビツト線の電荷が失
なわれる。一方、“ハイ”側のセンス出力節点の
電位は、“ハイ”側ビツト線電位より高いため、
“ハイ”側の結合トランジスタは全く“オン”せ
ず“ハイ”側ビツト線の電荷は全く失われること
はない。
本発明は第３図の回路においてトランスフアー
ゲートがデイプレツシヨン型トランジスタ
QR11，QR21である。このため、メモリセルの情
報を読み出してセンスアンプの節点ａ，ａに伝達
するときは略電源電位の電位がデプレツシヨン型
トランジスタのゲートに与えられ、よつてデプレ
ツシヨン型トランジスタを充分に導通させて、少
いセル信号量を効果的にセンス節点に伝達するこ
とができる。
ゲートがデイプレツシヨン型トランジスタ
QR11，QR21である。このため、メモリセルの情
報を読み出してセンスアンプの節点ａ，ａに伝達
するときは略電源電位の電位がデプレツシヨン型
トランジスタのゲートに与えられ、よつてデプレ
ツシヨン型トランジスタを充分に導通させて、少
いセル信号量を効果的にセンス節点に伝達するこ
とができる。
これに対し、トランスフアーゲートとして通常
のエンハンスメントトランジスタを用いると、特
に高レベル信号の伝達においてこのトランジスタ
の閾値分のレベル低下が生じ、また２つのトラン
スフアーゲート間の閾値のバラツキが読み出し信
号を打ち消すように作用し、高感度の読み出しが
困難となる。
のエンハンスメントトランジスタを用いると、特
に高レベル信号の伝達においてこのトランジスタ
の閾値分のレベル低下が生じ、また２つのトラン
スフアーゲート間の閾値のバラツキが読み出し信
号を打ち消すように作用し、高感度の読み出しが
困難となる。
またセンスアンプの活性時にデイプレツシヨン
型トランジスタを用いた本発明ではこのトランジ
スタのゲートを接地にすることにより、低レベル
側のビツト線とセンス節点を接続するトランスフ
アーゲートはオンとなり、よつてビツト線の増巾
も効果的に行なうことができる。このような作用
をエンハンスメント型トランジスタで行なうには
ゲート電位を中間レベルに設定しなければなら
ず、再現性、制御性が困難である。
型トランジスタを用いた本発明ではこのトランジ
スタのゲートを接地にすることにより、低レベル
側のビツト線とセンス節点を接続するトランスフ
アーゲートはオンとなり、よつてビツト線の増巾
も効果的に行なうことができる。このような作用
をエンハンスメント型トランジスタで行なうには
ゲート電位を中間レベルに設定しなければなら
ず、再現性、制御性が困難である。
この実施例で示した通り、この発明によれば、
リフレツシユ動作がきわめて安全に行なわれ、か
つ低消費電力動作ができる。
リフレツシユ動作がきわめて安全に行なわれ、か
つ低消費電力動作ができる。
第１図は従来のセンス回路の回路図、第２図は
従来の他のセンス回路の回路図、第３図Ａはこの
発明の一実施例のセンス回路図、第３図Ｂは第３
図Ａの動作波形図である。
従来の他のセンス回路の回路図、第３図Ａはこの
発明の一実施例のセンス回路図、第３図Ｂは第３
図Ａの動作波形図である。
Claims (1)
- １ 一対のビツト線間の差電圧を増巾して相補出
力を一対のセンス出力節点に生ずるゲーテイツ
ド・フリツプフロツプ型のセンス回路を用いたメ
モリ回路において、前記センス出力節点と前記ビ
ツト線との間の信号伝達を制御するデプレツシヨ
ン型トランジスタと前記出力節点にそれぞれ一端
が接続され他端がメモリセルからの情報を読み出
した後に活性化される信号線に接続された第１及
び第２の容量とを含み、前記デプレツシヨン型ト
ランジスタをほぼ電源電位と接地電位との２値を
取り、かつセンス開始に伴ない電源電位から接地
電位に変化する信号によつて制御することを特徴
とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10879278A JPS5538611A (en) | 1978-09-04 | 1978-09-04 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10879278A JPS5538611A (en) | 1978-09-04 | 1978-09-04 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5538611A JPS5538611A (en) | 1980-03-18 |
| JPS6156596B2 true JPS6156596B2 (ja) | 1986-12-03 |
Family
ID=14493587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10879278A Granted JPS5538611A (en) | 1978-09-04 | 1978-09-04 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5538611A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63105900U (ja) * | 1986-12-26 | 1988-07-08 | ||
| JP2008269785A (ja) * | 2008-07-04 | 2008-11-06 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4370737A (en) * | 1980-02-11 | 1983-01-25 | Fairchild Camera And Instrument Corporation | Sense amplifier and sensing methods |
| JPS5823388A (ja) * | 1981-08-05 | 1983-02-12 | Nec Corp | メモリ装置 |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JP4664392B2 (ja) * | 2004-03-08 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体メモリ |
-
1978
- 1978-09-04 JP JP10879278A patent/JPS5538611A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63105900U (ja) * | 1986-12-26 | 1988-07-08 | ||
| JP2008269785A (ja) * | 2008-07-04 | 2008-11-06 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5538611A (en) | 1980-03-18 |
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