JPS6157121A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
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- JPS6157121A JPS6157121A JP17826384A JP17826384A JPS6157121A JP S6157121 A JPS6157121 A JP S6157121A JP 17826384 A JP17826384 A JP 17826384A JP 17826384 A JP17826384 A JP 17826384A JP S6157121 A JPS6157121 A JP S6157121A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＴＴＬ（トランジスタ・トランジスタ・ロジッ
ク）回路に関し、特に僅かの消費電力によって出力電圧
がＨレベルからＬレベルに遷移する際のスイッチング速
度を早めるようにしｆｃＴＴＬ回路に関する。
ク）回路に関し、特に僅かの消費電力によって出力電圧
がＨレベルからＬレベルに遷移する際のスイッチング速
度を早めるようにしｆｃＴＴＬ回路に関する。
第２図は、従来から知られているＴＴＬ回路の一例とし
てインバータ之して動作する回路を示す。
てインバータ之して動作する回路を示す。
第２図中−Ｄｌはショットキーバリヤダイオード（以下
単に「ダイオード」という）、Ｑｎ Ｑｚｗ Ｑ３１Ｑ
４ オよびＱ、は、そのコレクタとベース間にショット
キーバリヤダイオードが接続さｎたシ１ットキーバリャ
ダイオードクランプ付トランジスタ（以下単に「トラン
ジスタ」という）、Ｒ１，Ｒ２゜Ｒ，、Ｒ，およびＲ３
は抵抗であって、Ｑｌはベースに印加された入力信号の
位相を同方向位相と逆方向位相に分ける所謂フェーズス
プリッタ、Ｑ２は所謂出力トランジスタである。またト
ランジスタＱ、と抵抗Ｒ３，Ｒ４によ’）ＰｊＴＭ１１
プルダウン回路１が構成さｎ％更にダーリントン接続さ
れたトランジスタＱ４．Ｑ、と抵抗Ｒ５により所謂オフ
バッファ回路２が構成さする。
単に「ダイオード」という）、Ｑｎ Ｑｚｗ Ｑ３１Ｑ
４ オよびＱ、は、そのコレクタとベース間にショット
キーバリヤダイオードが接続さｎたシ１ットキーバリャ
ダイオードクランプ付トランジスタ（以下単に「トラン
ジスタ」という）、Ｒ１，Ｒ２゜Ｒ，、Ｒ，およびＲ３
は抵抗であって、Ｑｌはベースに印加された入力信号の
位相を同方向位相と逆方向位相に分ける所謂フェーズス
プリッタ、Ｑ２は所謂出力トランジスタである。またト
ランジスタＱ、と抵抗Ｒ３，Ｒ４によ’）ＰｊＴＭ１１
プルダウン回路１が構成さｎ％更にダーリントン接続さ
れたトランジスタＱ４．Ｑ、と抵抗Ｒ５により所謂オフ
バッファ回路２が構成さする。
いま入力電圧ＭＩＮがＬレベルＫｆｉると、抵抗Ｒ１、
ダイオードＤｓ ｋ通して入力側ＣＩＮ）に電流が流ｎ
、フェーズスプリッタＱ、のベース電流がなくなってフ
ェーズスプリッタＱ、がオフとなり、０点の電位は電源
電圧ｖｃｃ近くまで引き上げられる。またフェーズスプ
リッタＱ１がオフとなることにより、出力トランジスタ
Ｑ２のベース電流もなくなって出力トランジスタＱ２も
オフとなる。このとき出７カ電圧ＶｏｕＴは、０点の電
位（は’；Ｖｃ０に等しい）からトランジスタＱ４およ
びＱ、のベースエミッタ間電圧（トランジスタＱ４．Ｑ
ｓのペースエミッタ接会には出力トランジスタＱ２の漏
れ電流分が流ｎている）を差引いたものとなり、Ｖｃｃ
ｆ ５ Ｖ、トランジスタＱ４およびＱ、のベースエミ
ッタ間電圧をそれぞれ０．８ｖとすｎばＶ。Ｈ（エエレ
ベルの出力電圧）として約３．４ｖが見られる。
ダイオードＤｓ ｋ通して入力側ＣＩＮ）に電流が流ｎ
、フェーズスプリッタＱ、のベース電流がなくなってフ
ェーズスプリッタＱ、がオフとなり、０点の電位は電源
電圧ｖｃｃ近くまで引き上げられる。またフェーズスプ
リッタＱ１がオフとなることにより、出力トランジスタ
Ｑ２のベース電流もなくなって出力トランジスタＱ２も
オフとなる。このとき出７カ電圧ＶｏｕＴは、０点の電
位（は’；Ｖｃ０に等しい）からトランジスタＱ４およ
びＱ、のベースエミッタ間電圧（トランジスタＱ４．Ｑ
ｓのペースエミッタ接会には出力トランジスタＱ２の漏
れ電流分が流ｎている）を差引いたものとなり、Ｖｃｃ
ｆ ５ Ｖ、トランジスタＱ４およびＱ、のベースエミ
ッタ間電圧をそれぞれ０．８ｖとすｎばＶ。Ｈ（エエレ
ベルの出力電圧）として約３．４ｖが見られる。
次に入力電圧ＶＩＮがＨレベルになると、ダイオードＤ
１がオフとなって抵抗Ｒ１からフ二一ズスブリッタＱ１
にベース電流が流ｎてフェーズスプリッタＱ１がオンと
なり、更に出力トランジスタＱ２もオンとなる。このと
き０点の電位は引き下げられ、トランジスタＱ４．Ｑｓ
はオフとなる。したがって出力電圧はＬレベルとなり、
こ：ｎ、２Ｖｏ、と丁ｎば、ＶＯＬは出力トランジスタ
Ｑ２のコレクタエミッタ間電圧、すなわち出力トランジ
スタＱ２のベースエミッタ間電圧（約Ｏ，Ｓ Ｖ ）か
ら出力トランジスタＱ２のベースコレクタ間に接続さｎ
たショットキーバリヤダイオードにかかる電圧（約０．
４Ｖ）’！に差引いたものとなり約０．４Ｖとなる。
１がオフとなって抵抗Ｒ１からフ二一ズスブリッタＱ１
にベース電流が流ｎてフェーズスプリッタＱ１がオンと
なり、更に出力トランジスタＱ２もオンとなる。このと
き０点の電位は引き下げられ、トランジスタＱ４．Ｑｓ
はオフとなる。したがって出力電圧はＬレベルとなり、
こ：ｎ、２Ｖｏ、と丁ｎば、ＶＯＬは出力トランジスタ
Ｑ２のコレクタエミッタ間電圧、すなわち出力トランジ
スタＱ２のベースエミッタ間電圧（約Ｏ，Ｓ Ｖ ）か
ら出力トランジスタＱ２のベースコレクタ間に接続さｎ
たショットキーバリヤダイオードにかかる電圧（約０．
４Ｖ）’！に差引いたものとなり約０．４Ｖとなる。
なおこの状態において０点の電位は出力トランジスタＱ
２のペースエミッタ間電圧に等しく約０．８■、０点の
電位は０点の電位にフェーズスプリッタＱ、のベースエ
ミッタ間電圧を加えた約１．６ｖ、０点の電位（１の点
の電位からフェーズスプリッタＱｌのベースコレクタ間
に接続さｎたショットキーバリヤダイオードにかかる電
圧（約０．４Ｖ）’ｉ差引いた約１．２ｖとなメ。した
がって０点と出力端子との間の電位差は約０，８■しか
なく、ダーリントン接続さｎｆｃトランジスタＱ４およ
びＱ、のベースエミッタ間がオンとなるに必要な電圧（
２Ｘ０．８＝１．６Ｖ程度）に達していないため、上述
し友ようにトランジスタＱ４−Ｑｓはオフとなる。
２のペースエミッタ間電圧に等しく約０．８■、０点の
電位は０点の電位にフェーズスプリッタＱ、のベースエ
ミッタ間電圧を加えた約１．６ｖ、０点の電位（１の点
の電位からフェーズスプリッタＱｌのベースコレクタ間
に接続さｎたショットキーバリヤダイオードにかかる電
圧（約０．４Ｖ）’ｉ差引いた約１．２ｖとなメ。した
がって０点と出力端子との間の電位差は約０，８■しか
なく、ダーリントン接続さｎｆｃトランジスタＱ４およ
びＱ、のベースエミッタ間がオンとなるに必要な電圧（
２Ｘ０．８＝１．６Ｖ程度）に達していないため、上述
し友ようにトランジスタＱ４−Ｑｓはオフとなる。
このように出力電圧がＬレベルの状態に□おいては抵抗
Ｒ１およびＲ２の両者に電流が流するのに対し、出力電
圧がＨレベルの状態においてはフェーズスプリッタＱ１
がオフとなり更にトランジスタＱ４、Ｑ５のベース電流
【無視丁ｎば抵抗Ｒ，のみに電流が流れるものとみるこ
とができる。
Ｒ１およびＲ２の両者に電流が流するのに対し、出力電
圧がＨレベルの状態においてはフェーズスプリッタＱ１
がオフとなり更にトランジスタＱ４、Ｑ５のベース電流
【無視丁ｎば抵抗Ｒ，のみに電流が流れるものとみるこ
とができる。
更にトランジスタＱ、と抵抗Ｒ，，Ｒ４からなるプルダ
ウン回路１およびダーリントン接続さγしたトランジス
タＱ４．Ｑ！と抵抗Ｒ６からなるオフバッファ回路２が
、何ｎも出力電圧ｋＬレベルからＨレベルに遷移させる
際のスイッチング速度を早めるために設けられる。
ウン回路１およびダーリントン接続さγしたトランジス
タＱ４．Ｑ！と抵抗Ｒ６からなるオフバッファ回路２が
、何ｎも出力電圧ｋＬレベルからＨレベルに遷移させる
際のスイッチング速度を早めるために設けられる。
すなわち出力電圧ｋＬレベルからＨレベルた遷移させる
ために入力電圧がＨレベルからＬレベルに切換えたとき
には、フェーズスプリッタＱ１がオフと７にり−ｔｆＬ
Ｋより出力トランジスタＱ２のベース電流がなくなって
出力トランジスタＱ２もオフとなるのであるが、この場
合出力トランジスタＱ２のベースとアース間に存在する
薔生容量に蓄積さｎていたチャージが出力トランジスタ
Ｑ２のベース側に放電して出力トランジスタＱ２がオフ
するのｔ遅らせる。こｎに対し上記プルダウン回路１は
該寄生容量の電荷を引いて出力トランジスタＱ２のオフ
時間？早める。
ために入力電圧がＨレベルからＬレベルに切換えたとき
には、フェーズスプリッタＱ１がオフと７にり−ｔｆＬ
Ｋより出力トランジスタＱ２のベース電流がなくなって
出力トランジスタＱ２もオフとなるのであるが、この場
合出力トランジスタＱ２のベースとアース間に存在する
薔生容量に蓄積さｎていたチャージが出力トランジスタ
Ｑ２のベース側に放電して出力トランジスタＱ２がオフ
するのｔ遅らせる。こｎに対し上記プルダウン回路１は
該寄生容量の電荷を引いて出力トランジスタＱ２のオフ
時間？早める。
更にこの切換時においてフェーズスプリッタＱ。
がオンすることにより０点の電位が上述しｆｃ工うに１
．２Ｖ程度からＶＣＣまで上るのであるが、この０点の
電位の上昇速度と出力電圧Ｖ。ｕｒの上昇速度（ＶＯＬ
カラＶＯ）−１ヘ（’） ） ト（’） ｆ’ｕ’ｌ
Ｋ ’ｄ ’１ｌｉＪ ３ 図１”： 示７ように時
間差が生ずる。この場合上記オフパフフッ回路２を設け
ることにより、こｎらの電位差が最初０．８Ｖ程度であ
ったものが１．６ｖ以上となった時点でダーリントン接
続さｎたトランジスタＱ４．ＱＳがオンとなり、これに
より電源側から大電流を流して出力端子とアース間に存
在する寄生容量のチャージアップ全早め出力電圧Ｖ。Ｕ
□の立上、す？早める０ 以上のようにして従来のＴＴＬ回路は出力電圧がＬレベ
ルからＨレベルに遷郡する際のスイッチング速度を早め
ている（所謂Ｔｐ、）、に小さくする）が、逆に出力電
圧金ＨンベルからＬレベルに遷移させる際のスイッチン
グ速度ケ早める（所謂ＴＰＨＬを小さくする）対策とし
ては、例えば抵抗Ｒ２もしくはＲｔ ｋ小さくすること
によって出力トランジスタＱ２のペース電流全増加させ
るという方法がちる。
．２Ｖ程度からＶＣＣまで上るのであるが、この０点の
電位の上昇速度と出力電圧Ｖ。ｕｒの上昇速度（ＶＯＬ
カラＶＯ）−１ヘ（’） ） ト（’） ｆ’ｕ’ｌ
Ｋ ’ｄ ’１ｌｉＪ ３ 図１”： 示７ように時
間差が生ずる。この場合上記オフパフフッ回路２を設け
ることにより、こｎらの電位差が最初０．８Ｖ程度であ
ったものが１．６ｖ以上となった時点でダーリントン接
続さｎたトランジスタＱ４．ＱＳがオンとなり、これに
より電源側から大電流を流して出力端子とアース間に存
在する寄生容量のチャージアップ全早め出力電圧Ｖ。Ｕ
□の立上、す？早める０ 以上のようにして従来のＴＴＬ回路は出力電圧がＬレベ
ルからＨレベルに遷郡する際のスイッチング速度を早め
ている（所謂Ｔｐ、）、に小さくする）が、逆に出力電
圧金ＨンベルからＬレベルに遷移させる際のスイッチン
グ速度ケ早める（所謂ＴＰＨＬを小さくする）対策とし
ては、例えば抵抗Ｒ２もしくはＲｔ ｋ小さくすること
によって出力トランジスタＱ２のペース電流全増加させ
るという方法がちる。
しかしながらこのような従来技術によってはＴＴＬ回路
において出力電圧？ＨレベルからＬレベルに遷移させる
際のスイッチング速ｅ？早めることはできてもそｎに伴
って消費電力が増大Ｌ、消費電力を小さくするという要
求？満すことができないという間頂点がおった。
において出力電圧？ＨレベルからＬレベルに遷移させる
際のスイッチング速ｅ？早めることはできてもそｎに伴
って消費電力が増大Ｌ、消費電力を小さくするという要
求？満すことができないという間頂点がおった。
本発明は、上記問題点にかんがみなさｎたもので、ＴＴ
Ｌ回路の出力電圧ｋＨＶベルからＬレベルに遷移させる
際、僅かな消費電力によってそのスイッチング速度？早
めることができるようにして、この種ＴＴＬ回路に対し
ての低消費型１力高スイッチング速度という二つの要求
？同時に満たす：うにしたものでおる。
Ｌ回路の出力電圧ｋＨＶベルからＬレベルに遷移させる
際、僅かな消費電力によってそのスイッチング速度？早
めることができるようにして、この種ＴＴＬ回路に対し
ての低消費型１力高スイッチング速度という二つの要求
？同時に満たす：うにしたものでおる。
［問題点？解決するための手段〕
本発明に工ｎば、フェーズスプリッタと、ｇ７エーズス
ブリツタによｔ）駆動される出力トランジスタと有し出
力電圧がＬレベルからＨレベルに切換る際に導通して出
力電圧の立上りｔ早めるオフバッファ回路と七そなえた
ＴＴＬ回路において、該オフバッファ回路における初段
のトランジスタのエミッタと該フェーズスプリッタのコ
レクタとの間に接続され出力電圧がＨレベルからＬレベ
ルに切換るときのみ導通する素子が設けらｎているＴＴ
Ｌ回路が提供される。
ブリツタによｔ）駆動される出力トランジスタと有し出
力電圧がＬレベルからＨレベルに切換る際に導通して出
力電圧の立上りｔ早めるオフバッファ回路と七そなえた
ＴＴＬ回路において、該オフバッファ回路における初段
のトランジスタのエミッタと該フェーズスプリッタのコ
レクタとの間に接続され出力電圧がＨレベルからＬレベ
ルに切換るときのみ導通する素子が設けらｎているＴＴ
Ｌ回路が提供される。
本発明に工ｎば、出力電圧がＨレベルからＬレベルに切
換る際、過渡的にオフバッファ回路における初段のトラ
ンジスタのエミッタの電位がフェーズスプリッタのコレ
クタの電位より高くなること？利用して、その間だけ導
通する素子七通じて出力トランジスタのペース電流全増
加させ出力トランジスタの導通を早めて出力電圧がＨレ
ベルからＬ＋／ベルに切換るときのスイッチング速ｆｋ
早くすることができる０ 〔実施例〕 第１図は、本発明の１実施列としてのＴＴＬ回路？示す
もので、第２図の従来回路と同様にインバータとして動
作する。そして第１図の回路が第２図の従来回路と相違
する点は、出力電圧がＨレベルからＬレベルに切換る際
導通する素子３としてオフバッファ回路２を構成するダ
ーリントン接続さｎｆｃトランジスタＱ４お＝びＱ５の
うちの初段のトランジスタＱ４のエミッタ丁なわち０点
にそのベースが接続さｎ、フェーズスプリッタのコレク
タすなわち０点にそのエミッタが接続されたトランジス
タＱｓ （＄ １図ではショットキーバリヤダイオード
クランプ付のものとして示している）が設けられている
点でおる。
換る際、過渡的にオフバッファ回路における初段のトラ
ンジスタのエミッタの電位がフェーズスプリッタのコレ
クタの電位より高くなること？利用して、その間だけ導
通する素子七通じて出力トランジスタのペース電流全増
加させ出力トランジスタの導通を早めて出力電圧がＨレ
ベルからＬ＋／ベルに切換るときのスイッチング速ｆｋ
早くすることができる０ 〔実施例〕 第１図は、本発明の１実施列としてのＴＴＬ回路？示す
もので、第２図の従来回路と同様にインバータとして動
作する。そして第１図の回路が第２図の従来回路と相違
する点は、出力電圧がＨレベルからＬレベルに切換る際
導通する素子３としてオフバッファ回路２を構成するダ
ーリントン接続さｎｆｃトランジスタＱ４お＝びＱ５の
うちの初段のトランジスタＱ４のエミッタ丁なわち０点
にそのベースが接続さｎ、フェーズスプリッタのコレク
タすなわち０点にそのエミッタが接続されたトランジス
タＱｓ （＄ １図ではショットキーバリヤダイオード
クランプ付のものとして示している）が設けられている
点でおる。
なお第１図では該トランジスタＱ６のコレクタには直接
電源電圧Ｖｃｃが加えらＣるものとして示石ｎているが
、電源からトランジスタＱ６のコレクタに至る回路に抵
抗又はショットキーバリヤダイオードなど全挿入しこｎ
らの素子を介して該コレクタに゛電源電圧Ｖｃｃｋ加え
るＬうにしてもよい０かかる回路構成において出力電圧
がＨレベルからＬレベルに遷移する際の、出゛力電圧、
０点の電位、おＬび０点の電位の時間豹変（ヒを第４図
に示す０ まず出力電圧■。１．ｌＴはＶＯＨから”ｏｔ（例えば
約０、４ Ｖ ）に切換るのであるが、その場合出力端
子とアース間に存在する寄生容量などの影響によって出
力トランジスタＱ２にオンさせるのにある時間を必要と
することは避けらｎず、第４図に示す二うＫある時間を
経て■。ＬＶｃなる。
電源電圧Ｖｃｃが加えらＣるものとして示石ｎているが
、電源からトランジスタＱ６のコレクタに至る回路に抵
抗又はショットキーバリヤダイオードなど全挿入しこｎ
らの素子を介して該コレクタに゛電源電圧Ｖｃｃｋ加え
るＬうにしてもよい０かかる回路構成において出力電圧
がＨレベルからＬレベルに遷移する際の、出゛力電圧、
０点の電位、おＬび０点の電位の時間豹変（ヒを第４図
に示す０ まず出力電圧■。１．ｌＴはＶＯＨから”ｏｔ（例えば
約０、４ Ｖ ）に切換るのであるが、その場合出力端
子とアース間に存在する寄生容量などの影響によって出
力トランジスタＱ２にオンさせるのにある時間を必要と
することは避けらｎず、第４図に示す二うＫある時間を
経て■。ＬＶｃなる。
次に０点の電位は、出力電圧がＨレベルの時点では出力
電圧ＶＯＨよりもトランジスタＱ５のベースエミッタ間
′亀圧（例えば０．８Ｖ）だけ高くなっているが、出力
電圧がＬレベルとなってトランジスタＱ５がオフとなフ
た時点では最終的に出力電圧とはソ同電位丁なわちはＭ
Ｙ、）、まで低下するＯしかしながら力・かる電位変（
ヒの過程において、咳０点とアース間に存在する寄生容
量におけるチャージは抵抗Ｒ５７１１−通る回路により
て放電するためその電位変１ヒに所定の時間ｒ必要とし
、該０点の電位も第４−に示すようすこ除々に低下する
。
電圧ＶＯＨよりもトランジスタＱ５のベースエミッタ間
′亀圧（例えば０．８Ｖ）だけ高くなっているが、出力
電圧がＬレベルとなってトランジスタＱ５がオフとなフ
た時点では最終的に出力電圧とはソ同電位丁なわちはＭ
Ｙ、）、まで低下するＯしかしながら力・かる電位変（
ヒの過程において、咳０点とアース間に存在する寄生容
量におけるチャージは抵抗Ｒ５７１１−通る回路により
て放電するためその電位変１ヒに所定の時間ｒ必要とし
、該０点の電位も第４−に示すようすこ除々に低下する
。
一方■点の電位は、出力電圧がＨレベルの時点では該０
点：りもトランジスタＱ４のペースエミッタ間電圧（例
えば０．８Ｖ）だけ更に高くなっている（はヌ電源電圧
Ｖ（！（！に等しい）が、入力電圧がＬレベルからＨレ
ベルとなってフェーズスプリッタＱ１がオンとなること
によって前述したように比較的急速に例えば１．２ Ｖ
まで低下する０し友がって０点の電位と０点の電位とｔ
比較すると、出力電圧がＨレベルの時点では０点の電位
の方が０点の電位より約０．８ Ｖ高くなっているが、
出力電圧がＨレベルからＬレベルに遷移する際には、上
述した電位変ｒヒに要する時間差によって過渡的に０点
の電位の方が０点の′近位より高くなり（第４図参照）
、最終的に出力電圧がＬレベルとなった時点では再び０
点の電位の方が０点の電位より高くなる。
点：りもトランジスタＱ４のペースエミッタ間電圧（例
えば０．８Ｖ）だけ更に高くなっている（はヌ電源電圧
Ｖ（！（！に等しい）が、入力電圧がＬレベルからＨレ
ベルとなってフェーズスプリッタＱ１がオンとなること
によって前述したように比較的急速に例えば１．２ Ｖ
まで低下する０し友がって０点の電位と０点の電位とｔ
比較すると、出力電圧がＨレベルの時点では０点の電位
の方が０点の電位より約０．８ Ｖ高くなっているが、
出力電圧がＨレベルからＬレベルに遷移する際には、上
述した電位変ｒヒに要する時間差によって過渡的に０点
の電位の方が０点の′近位より高くなり（第４図参照）
、最終的に出力電圧がＬレベルとなった時点では再び０
点の電位の方が０点の電位より高くなる。
本発明はこの現象に着目して上記０点の電位の方が０点
の電位より高くなっている間だけ導通すトランジスタＱ
６を設けたものである０したがって０点の電位が０点の
電位より低下して来てその差が例えば（１，８Ｖｉ超え
た時点（第４図ｔｏ）でトランジスタＱ、がオンとなり
、その差が０．８Ｖ以下となる時点（第４図１１）まで
（第４図の斜線部の期間）該トランジスタＱ、が導通す
る。
の電位より高くなっている間だけ導通すトランジスタＱ
６を設けたものである０したがって０点の電位が０点の
電位より低下して来てその差が例えば（１，８Ｖｉ超え
た時点（第４図ｔｏ）でトランジスタＱ、がオンとなり
、その差が０．８Ｖ以下となる時点（第４図１１）まで
（第４図の斜線部の期間）該トランジスタＱ、が導通す
る。
これによっ゛〔フェーズスプリッタＱ０のコレクタおよ
びエミッタを介して出力トランジスタＱ２のベース電流
が増加し、該出力トランジスタＱ２がオンとなる時間？
早め、それによって出力電圧がＬレベルに遷移する時間
すなわちＴ？ＨＬを小さくすることができるｏしかも、
トランジスタＱ６に出力電圧が定常状態（”Ｈ“ ＩＩ
Ｌ″）のときはカットオフレでいるため、ＤＣ的な消費
電力の増加は全くない口なお上記実施例では各トランジ
スタに周知のシミツトキーバリヤダイオードクランプ付
トランジスタを用いるものとして説明したが、こｎら各
トランジスタ七通常のトランジスタにおきかえても本発
明の動作原理に変りはない０ 〔発明の効果〕 本発明に工ｎば、ＴＴＬ回路の出力電圧のＨレベルから
Ｌレベルに遷移させる際、僅かな消費電力によってその
スイッチング速度を早めること力；でき、この種ＴＴＬ
回路に対する二つの要求すなわち低消費電力ｒヒおよび
高スイツチング速度比を同時に清足させることができる
。
びエミッタを介して出力トランジスタＱ２のベース電流
が増加し、該出力トランジスタＱ２がオンとなる時間？
早め、それによって出力電圧がＬレベルに遷移する時間
すなわちＴ？ＨＬを小さくすることができるｏしかも、
トランジスタＱ６に出力電圧が定常状態（”Ｈ“ ＩＩ
Ｌ″）のときはカットオフレでいるため、ＤＣ的な消費
電力の増加は全くない口なお上記実施例では各トランジ
スタに周知のシミツトキーバリヤダイオードクランプ付
トランジスタを用いるものとして説明したが、こｎら各
トランジスタ七通常のトランジスタにおきかえても本発
明の動作原理に変りはない０ 〔発明の効果〕 本発明に工ｎば、ＴＴＬ回路の出力電圧のＨレベルから
Ｌレベルに遷移させる際、僅かな消費電力によってその
スイッチング速度を早めること力；でき、この種ＴＴＬ
回路に対する二つの要求すなわち低消費電力ｒヒおよび
高スイツチング速度比を同時に清足させることができる
。
第１図は本発明の１実施例としてのＴＴＬ回路の回路図
、 第２図は従来のＴＴＬ回路の１９’ｌＪ’に示す回路図
、第３図および第４図は、この１ｌＴＴＬ回路の動作音
説明する図であるＯ （符号の説明） １・・・・・・プルダウン回路、２・・・・・・オフノ
くツフ了回路、３・・・・・・出力電圧Ｈ−Ｌ切換時の
導通素子、ｐｌ・・・・・・ダイオード・ Ｑ工・・・・・・トランジスタ（フェーズスプリッタ）
、Ｑ２・・・・・・出力トランジスタ、 Ｑ３−°°・°・プルダウン回路のトランジスタ、Ｑ４
− Ｑｓ・・・・・・オフバッファ回路のトランジスタ
。 Ｑ６・・・・・・導通素子３としてのトランジスタ。 田ＩＲ，・・・・・・抵抗、
、 第２図は従来のＴＴＬ回路の１９’ｌＪ’に示す回路図
、第３図および第４図は、この１ｌＴＴＬ回路の動作音
説明する図であるＯ （符号の説明） １・・・・・・プルダウン回路、２・・・・・・オフノ
くツフ了回路、３・・・・・・出力電圧Ｈ−Ｌ切換時の
導通素子、ｐｌ・・・・・・ダイオード・ Ｑ工・・・・・・トランジスタ（フェーズスプリッタ）
、Ｑ２・・・・・・出力トランジスタ、 Ｑ３−°°・°・プルダウン回路のトランジスタ、Ｑ４
− Ｑｓ・・・・・・オフバッファ回路のトランジスタ
。 Ｑ６・・・・・・導通素子３としてのトランジスタ。 田ＩＲ，・・・・・・抵抗、
Claims (1)
- １、フェーズスプリッタと、該フェーズスプリッタによ
り駆動される出力トランジスタを有し出力電圧がＬレベ
ルからＨレベルに切換る際に導通して出力電圧の立上り
を早めるオフバッファ回路とをそなえたＴＴＬ回路にお
いて、該オフバッファ回路における初段のトランジスタ
のエミッタと該フェーズスプリッタのコレクタとの間に
接続され出力電圧がＨレベルからＬレベルに切換るとき
のみ導通する素子が設けられていることを特徴とするＴ
ＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178263A JPH0666680B2 (ja) | 1984-08-29 | 1984-08-29 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178263A JPH0666680B2 (ja) | 1984-08-29 | 1984-08-29 | Ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6157121A true JPS6157121A (ja) | 1986-03-24 |
| JPH0666680B2 JPH0666680B2 (ja) | 1994-08-24 |
Family
ID=16045429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178263A Expired - Lifetime JPH0666680B2 (ja) | 1984-08-29 | 1984-08-29 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666680B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868424A (en) * | 1987-11-24 | 1989-09-19 | Fairchild Semiconductor Corp. | TTL circuit with increased transient drive |
| JPH02130710U (ja) * | 1989-04-03 | 1990-10-29 | ||
| EP0614280A1 (en) * | 1993-03-02 | 1994-09-07 | Nec Corporation | Semiconductor integrated circuit |
| DE112007000560T5 (de) | 2006-03-13 | 2009-01-29 | Honda Motor Co., Ltd. | Werkzeugkopf, Werkzeugmaschine und Bohrverfahren zum Bohren eines Zylinderblocks unter Verwendung der Werkzeugmaschine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720027A (en) * | 1980-06-25 | 1982-02-02 | Nec Corp | Logical gate circuit |
-
1984
- 1984-08-29 JP JP59178263A patent/JPH0666680B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720027A (en) * | 1980-06-25 | 1982-02-02 | Nec Corp | Logical gate circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868424A (en) * | 1987-11-24 | 1989-09-19 | Fairchild Semiconductor Corp. | TTL circuit with increased transient drive |
| JPH02130710U (ja) * | 1989-04-03 | 1990-10-29 | ||
| EP0614280A1 (en) * | 1993-03-02 | 1994-09-07 | Nec Corporation | Semiconductor integrated circuit |
| US5495099A (en) * | 1993-03-02 | 1996-02-27 | Nec Corporation | High speed super push-pull logic (SPL) circuit using bipolar technology |
| DE112007000560T5 (de) | 2006-03-13 | 2009-01-29 | Honda Motor Co., Ltd. | Werkzeugkopf, Werkzeugmaschine und Bohrverfahren zum Bohren eines Zylinderblocks unter Verwendung der Werkzeugmaschine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666680B2 (ja) | 1994-08-24 |
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