JPS6158273A - 化合物半導体メサ状構造体 - Google Patents
化合物半導体メサ状構造体Info
- Publication number
- JPS6158273A JPS6158273A JP59178315A JP17831584A JPS6158273A JP S6158273 A JPS6158273 A JP S6158273A JP 59178315 A JP59178315 A JP 59178315A JP 17831584 A JP17831584 A JP 17831584A JP S6158273 A JPS6158273 A JP S6158273A
- Authority
- JP
- Japan
- Prior art keywords
- mesa
- plane
- type structure
- mask
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/60—Wet etching
- H10P50/64—Wet etching of semiconductor materials
- H10P50/642—Chemical etching
- H10P50/646—Chemical etching of Group III-V materials
- H10P50/648—Anisotropic liquid etching
Landscapes
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＧ ａ Ａ ｓ ／ Ｇ ａ Ａ Ｑ Ａ ｓ
系材料のメサ状構造体に関する。こうしたメサ状構造体
はＧ ａ Ａ ｓ ／ Ｇ ａ Ａ Ｑ Ａ ｓ系の半
導体装置の製造に用いて極めて有用である。
系材料のメサ状構造体に関する。こうしたメサ状構造体
はＧ ａ Ａ ｓ ／ Ｇ ａ Ａ Ｑ Ａ ｓ系の半
導体装置の製造に用いて極めて有用である。
従来の化合物半導体のエツチング、特にメサ、リセス等
の形成においては、エツチングされる結晶の面方位によ
ってそのエツチング速度が異なる。
の形成においては、エツチングされる結晶の面方位によ
ってそのエツチング速度が異なる。
そのため、ある方向では、エツチング底面となす角が９
０度以上のスロープを有する順メサとなりそれと直角の
面では、エツチング底面とのなす角９０”あるいは以下
のオーバハング形状を示す逆メサとなるという欠点があ
つ九。
０度以上のスロープを有する順メサとなりそれと直角の
面では、エツチング底面とのなす角９０”あるいは以下
のオーバハング形状を示す逆メサとなるという欠点があ
つ九。
Ｇ ａ Ａ ｓ結晶のエツチングに関するＪ、Ｅｌｅｃ
ｔｒｏｃｈｅｍ、Ｓｏｃ ： ｖｏ Ｑ 、 １２１
、 ＆ ９ ｐ、ｐ、１２１５〜１２１９ （１９７４
）に掲載のＪ、Ｊ、Ｇａｎｎｏｎ、Ｃ，Ｊ、Ｎｕｅｓｅ
著の論文“Ａ Ｃｈｅ＋＋＋１ｃａｌ Ｅｔｃｈａｎｔ
ｆｏｒ ｔｈｅ ＳｅｌａｃｔｉｖｅＲｅｍｏｖａｌ
ｏｆ ＧａＡｓ Ｔｈｒｏｕｇｈ ５ｉｎｓ？Ｉａｓ
ｋｓ”には上述の事実が報告さ九ている。
ｔｒｏｃｈｅｍ、Ｓｏｃ ： ｖｏ Ｑ 、 １２１
、 ＆ ９ ｐ、ｐ、１２１５〜１２１９ （１９７４
）に掲載のＪ、Ｊ、Ｇａｎｎｏｎ、Ｃ，Ｊ、Ｎｕｅｓｅ
著の論文“Ａ Ｃｈｅ＋＋＋１ｃａｌ Ｅｔｃｈａｎｔ
ｆｏｒ ｔｈｅ ＳｅｌａｃｔｉｖｅＲｅｍｏｖａｌ
ｏｆ ＧａＡｓ Ｔｈｒｏｕｇｈ ５ｉｎｓ？Ｉａｓ
ｋｓ”には上述の事実が報告さ九ている。
即ち、同論文Ｆｉｇ、４には、第１図に示す如くＧａＡ
ｓ面の（１００）面（１）上にＳｉｎ、で３行３列の正
方形の開孔を持つエツチング用マスク（２）を形成して
、ＮＨ，ＯＨ： Ｈ，０２溶液でエツチン、グした結果
が報告されている。第１図の（ａ）断面は第ｉ図に示す
如きいわゆる順メサ状の形状、第１図の（ｂ）断面は第
３図に示す如き逆メサ状の形状を示している。
ｓ面の（１００）面（１）上にＳｉｎ、で３行３列の正
方形の開孔を持つエツチング用マスク（２）を形成して
、ＮＨ，ＯＨ： Ｈ，０２溶液でエツチン、グした結果
が報告されている。第１図の（ａ）断面は第ｉ図に示す
如きいわゆる順メサ状の形状、第１図の（ｂ）断面は第
３図に示す如き逆メサ状の形状を示している。
こうした掃造上に第２の半導体を積層したり、金属配線
、或いは絶縁層等を形成する場合、第２図に示す構造を
持つと容易に形成が可能である。
、或いは絶縁層等を形成する場合、第２図に示す構造を
持つと容易に形成が可能である。
しかし、第３図に示す構造を持つと段切れをおこしたり
、オーバーハング形状内部に空げきを残したりする。Ｌ
ＳＩ等の微細な構造体の場合、第３図に示す断面構造を
持つ方向への配線をさける等の配慮を行なったりもして
いる。しかし、この場合、装置の設計の裕度が大巾に低
下する。
、オーバーハング形状内部に空げきを残したりする。Ｌ
ＳＩ等の微細な構造体の場合、第３図に示す断面構造を
持つ方向への配線をさける等の配慮を行なったりもして
いる。しかし、この場合、装置の設計の裕度が大巾に低
下する。
本発明はＧａ１−、ＡＱ、Ａｓ （０＜ｘ＜１）系の単
層（単結晶体を含む）或いは複数層を有するメサ状構造
体において等方性形状を有するメサ状構造体を提供する
ものである。
層（単結晶体を含む）或いは複数層を有するメサ状構造
体において等方性形状を有するメサ状構造体を提供する
ものである。
本発明はＧａ１−、Ａｊｌ、Ａｓ （０＜ｘ＜１）材料
の単層（単結晶体を含む）或いは複数層を有するメサ状
構造体において当該メサ状構造はその傾斜面が全てメサ
構造の頂面より外側に傾斜していることを特徴とするメ
サ構造体である。なお、本明細書ではメサ状構造体の頂
上の面を頂面と称する。
の単層（単結晶体を含む）或いは複数層を有するメサ状
構造体において当該メサ状構造はその傾斜面が全てメサ
構造の頂面より外側に傾斜していることを特徴とするメ
サ構造体である。なお、本明細書ではメサ状構造体の頂
上の面を頂面と称する。
当該メサ構造体は上記結晶体の（１００）面を所望のマ
スクを介してＮＨ４ＯＨとＨ２Ｏ２とＨ２Ｃの混液でエ
ツチングすることによって得ることができる。エツチン
グ液の調整が肝要である。
スクを介してＮＨ４ＯＨとＨ２Ｏ２とＨ２Ｃの混液でエ
ツチングすることによって得ることができる。エツチン
グ液の調整が肝要である。
主表面が（１００）面たるＧａＡｓウェハー１を準備し
、この主表面上に第１図に主した如き平面パターンを持
つ、エツチング用マスク２を形成する。マスクは周知の
ＣＶＤ法（Ｃｈａａ＋１ｃａｌ ＶａｐｏｕｒＤｅｐｏ
ｓｉｔｉｏｎ法）を用い４００℃で０．３μｍ厚さのＳ
ｉ Ｏ，膜を堆積する。この堆積したＳ ｉ Ｏｘ
ｌ１ｆ４に一辺１ｍ口の正方形の開孔を持つエツチング
用マスクを形成する。第４図がこの状態を示す断面図で
ある。
、この主表面上に第１図に主した如き平面パターンを持
つ、エツチング用マスク２を形成する。マスクは周知の
ＣＶＤ法（Ｃｈａａ＋１ｃａｌ ＶａｐｏｕｒＤｅｐｏ
ｓｉｔｉｏｎ法）を用い４００℃で０．３μｍ厚さのＳ
ｉ Ｏ，膜を堆積する。この堆積したＳ ｉ Ｏｘ
ｌ１ｆ４に一辺１ｍ口の正方形の開孔を持つエツチング
用マスクを形成する。第４図がこの状態を示す断面図で
ある。
この時正方形の一辺は、ＧａＡｓウェハーの襞間方向と
平行に合せてパターンニングした。この正方形のＳｉｎ
、マスクを有するＧ ａ Ａ ｓウェハを下記に示す組
成のエツチング液を用いてエツチングを行った。
平行に合せてパターンニングした。この正方形のＳｉｎ
、マスクを有するＧ ａ Ａ ｓウェハを下記に示す組
成のエツチング液を用いてエツチングを行った。
エツチング液組成及び作製方法は以下の通りである。
（１） Ｈ，Ｏ： ＮＨ，０Ｈ＝＝４００ｃｃ ： ｌ
０ｃｃ（２） Ｈ＊Ｏ： ［Ｈ＊Ｏｓｌ ＝ ８０
ｃｃ ： ２０ｃｃの２［１の混液を最初に作り、その
後上記（２）の液の１０ｃｃを（１）の液を混合したも
のを用いた。なお本エツチングは液温２４℃で実施した
。エツチングは１５分間行い、そのエツチング深さは大
略１・６μｍであった。
０ｃｃ（２） Ｈ＊Ｏ： ［Ｈ＊Ｏｓｌ ＝ ８０
ｃｃ ： ２０ｃｃの２［１の混液を最初に作り、その
後上記（２）の液の１０ｃｃを（１）の液を混合したも
のを用いた。なお本エツチングは液温２４℃で実施した
。エツチングは１５分間行い、そのエツチング深さは大
略１・６μｍであった。
なお、上記の［ＨヨＯ！］は市販のＨ＊ Ｏｚの３０％
（容積比）水溶液を意味している。Ｈ，Ｏ：ｃＨａｏｚ
コは全；！！１００ｃｃに対し［Ｈｚ Ｏｘ ］を５ｃ
ｃ〜２５ｃｃの範囲で含有せしめることによっても目的
は達成することができる。
（容積比）水溶液を意味している。Ｈ，Ｏ：ｃＨａｏｚ
コは全；！！１００ｃｃに対し［Ｈｚ Ｏｘ ］を５ｃ
ｃ〜２５ｃｃの範囲で含有せしめることによっても目的
は達成することができる。
第５図、第６図は１置方位（１００）のＧ ａ Ａ ｓ
７エハを用いてメサ形成を行なったメサの断面構造を示
す写真である。第５図は、（１１０）方向のエツチング
断面、所謂従来の順メサ方向の断面を示したものであり
、第６図は、（１１０）方向のエツチング断面、即ち従
来の逆メサ方向の断面を示したものである。しずれも順
メサとなっている。
７エハを用いてメサ形成を行なったメサの断面構造を示
す写真である。第５図は、（１１０）方向のエツチング
断面、所謂従来の順メサ方向の断面を示したものであり
、第６図は、（１１０）方向のエツチング断面、即ち従
来の逆メサ方向の断面を示したものである。しずれも順
メサとなっている。
その各々のウェハ表面とのなす角度は（１１０）方向で
大略１８度、（１１０）方向で大略２５度である。
大略１８度、（１１０）方向で大略２５度である。
次に本発明のメサ状構造体を電界効果トランジスタの動
作領域に適用した例を説明する。
作領域に適用した例を説明する。
第７図は９本メサ構造体を用いて、作製した、ＧａＡｓ
ＦＥＴ（電界効果トランジスタ）を示したものである１
図中（ａ）はその平面パターンを示したものであり、（
ｂ）はそのＡ−Ａ線における断面構造である１本ＦＥＴ
は、半絶縁性ＧａＡｓ基板に、動作Ｍとなる〜２Ｘ１０
″７０−”Ｔａドープした０、５μｍの厚さエピタキシ
ャル成長させたウェハー３を用いた。ＦＥＴの作製は、
〔１〕ホトエツチングにより、素子間分離のためＦＥＴ
動作領域部分のエビ成長層をメサ形４にエツチングする
。〔２〕ホトエツチング、蒸着、合金化の技術によりＡ
ｕ ／ Ｎ ｉ／ Ａ ｕ Ｇ ｅのオーミック電極
５．６を形成する。一対の電極はソースおよびドレイン
となる。〔３〕同様にホトエツチング、蒸着の技術を用
いてゲート電極８を形成する。の工程からなる０本ＦＥ
Ｔの製作においてメサ形成には、前記したＮＨ，ＯＨ系
のエツチング液を用いる。ＦＥＴの動作部領域をメサ状
構造体４とする他は、ＦＥＴの各部の製造に関しては従
来から行なわれている工程そのものを用いて十分である
ので詳細は省略する。これにより、ホトリソグラフィに
おける合せ方向を（１１０）、（１１０）いずれと決め
て合せる必要がなく、素子作製前に従来必要としていた
１合せ方向の確認、即ちゲート引出し部７が常に順メサ
となる様にするための確認作業が不必要となり、作業工
程の短縮と１合せ方向の間違いによる不良の発生が完全
に除去し得る。又、メサの断面形状の底面との成す角度
が、例えば引用した文献に示す従来の順メサの〜５７゜
に比較し、ゆるやかであるため、素子間分離を確実にす
るための深いメサ形状、例えば、エビ成長層の膜厚の倍
の〜１μｍエツチングしても１段差７の部分で配ｍ （
０，３〜０．４ μｍ）が切れることもない、このこと
は、プロセスに非常に大きな裕度を生むことになり、素
子作製プロセスの簡領化を実現できる。
ＦＥＴ（電界効果トランジスタ）を示したものである１
図中（ａ）はその平面パターンを示したものであり、（
ｂ）はそのＡ−Ａ線における断面構造である１本ＦＥＴ
は、半絶縁性ＧａＡｓ基板に、動作Ｍとなる〜２Ｘ１０
″７０−”Ｔａドープした０、５μｍの厚さエピタキシ
ャル成長させたウェハー３を用いた。ＦＥＴの作製は、
〔１〕ホトエツチングにより、素子間分離のためＦＥＴ
動作領域部分のエビ成長層をメサ形４にエツチングする
。〔２〕ホトエツチング、蒸着、合金化の技術によりＡ
ｕ ／ Ｎ ｉ／ Ａ ｕ Ｇ ｅのオーミック電極
５．６を形成する。一対の電極はソースおよびドレイン
となる。〔３〕同様にホトエツチング、蒸着の技術を用
いてゲート電極８を形成する。の工程からなる０本ＦＥ
Ｔの製作においてメサ形成には、前記したＮＨ，ＯＨ系
のエツチング液を用いる。ＦＥＴの動作部領域をメサ状
構造体４とする他は、ＦＥＴの各部の製造に関しては従
来から行なわれている工程そのものを用いて十分である
ので詳細は省略する。これにより、ホトリソグラフィに
おける合せ方向を（１１０）、（１１０）いずれと決め
て合せる必要がなく、素子作製前に従来必要としていた
１合せ方向の確認、即ちゲート引出し部７が常に順メサ
となる様にするための確認作業が不必要となり、作業工
程の短縮と１合せ方向の間違いによる不良の発生が完全
に除去し得る。又、メサの断面形状の底面との成す角度
が、例えば引用した文献に示す従来の順メサの〜５７゜
に比較し、ゆるやかであるため、素子間分離を確実にす
るための深いメサ形状、例えば、エビ成長層の膜厚の倍
の〜１μｍエツチングしても１段差７の部分で配ｍ （
０，３〜０．４ μｍ）が切れることもない、このこと
は、プロセスに非常に大きな裕度を生むことになり、素
子作製プロセスの簡領化を実現できる。
本発明のメサ断面構造を用いることによって（１）これ
までホトリソグラフィの際配線方向が順・メサとなる様
パターンニングする必要があったが、今後は襞間方向の
いずれの方向でも良く、その工 ′業的時間効率は飛
躍的に向上する。（２）ＩＣ等の作製において、素子間
分離のメサエッチングを実施した後の素子間接続配線に
おいて、逆メサが存在しないため、その配線の自由度が
水門的に向上し、又メサエッヂにおける断線等の問題が
解消される。（３）メサ端におけるｐｎ接合部が露出し
、それに伴う保護酸化膜の形成において、そのステップ
カバレージが良く、従来逆メサ方向で見られた保護酸化
膜が薄くなる、あるいは被着しない等の問題がなく、素
子特性向上が計り得る、等々本発明により化合物半導体
、特にＧ ａ Ａ ｓ ＋ＧａＡｆｉＡｓ系素子製作が
非常に容易となる。
までホトリソグラフィの際配線方向が順・メサとなる様
パターンニングする必要があったが、今後は襞間方向の
いずれの方向でも良く、その工 ′業的時間効率は飛
躍的に向上する。（２）ＩＣ等の作製において、素子間
分離のメサエッチングを実施した後の素子間接続配線に
おいて、逆メサが存在しないため、その配線の自由度が
水門的に向上し、又メサエッヂにおける断線等の問題が
解消される。（３）メサ端におけるｐｎ接合部が露出し
、それに伴う保護酸化膜の形成において、そのステップ
カバレージが良く、従来逆メサ方向で見られた保護酸化
膜が薄くなる、あるいは被着しない等の問題がなく、素
子特性向上が計り得る、等々本発明により化合物半導体
、特にＧ ａ Ａ ｓ ＋ＧａＡｆｉＡｓ系素子製作が
非常に容易となる。
更にＳｉｎ、マスクの開孔を第８図に示した如き８角形
としても、各辺に対し、所定の順メサ構造を得ることが
出来た。マスク開孔は以上に例示したものに依らないこ
とはいうまでもない。
としても、各辺に対し、所定の順メサ構造を得ることが
出来た。マスク開孔は以上に例示したものに依らないこ
とはいうまでもない。
第１図はエツチング用マスクの平面図、第２図。
第３図はＧ ａ Ａ ｓ結晶の通常のエツチングによっ
て形成されたメサ状構造体の［０１１］、 ［０１１］
方向の断面図、第４図、は基板にマスクを設けた状態を
示す断面図、第５図、第６図は本発明のメサ状構造体の
断面図、第７図はメサ状構造体を電界効果トランジスタ
の動作領域に用いた例を示す図、第８図はエツチング用
マスクの別な開孔形状を示す平面図である。 ｌ・・・化合物半導体基板、２・・・マスク、３・・・
ウェハー、４・・・メサ状構造体、５，６・・・オーミ
ック電極、第 １ 図 第 ２ （２） ↓ （（Ｌ＞ 第 ３ 図 ＋ （ｂ） 第 ４ 図 ￥５７ 図 第 ５［２１ 力 ６ 図 Ｙ］３ 口
て形成されたメサ状構造体の［０１１］、 ［０１１］
方向の断面図、第４図、は基板にマスクを設けた状態を
示す断面図、第５図、第６図は本発明のメサ状構造体の
断面図、第７図はメサ状構造体を電界効果トランジスタ
の動作領域に用いた例を示す図、第８図はエツチング用
マスクの別な開孔形状を示す平面図である。 ｌ・・・化合物半導体基板、２・・・マスク、３・・・
ウェハー、４・・・メサ状構造体、５，６・・・オーミ
ック電極、第 １ 図 第 ２ （２） ↓ （（Ｌ＞ 第 ３ 図 ＋ （ｂ） 第 ４ 図 ￥５７ 図 第 ５［２１ 力 ６ 図 Ｙ］３ 口
Claims (2)
- １．ガリウム−ヒ素およびガリウム−アルミニウム−ヒ
素の群から選ばれた少なくとも一者を有する化合物半導
体の単層或いは複数層を有するメサ状構造体において、
当該メサ状構造はその傾斜面がメサ状構造の頂面より外
側に傾斜していることを特徴とするメサ状構造体。 - ２．前記化合物半導体の単層或いは複数層はその主面が
｛１００｝面なることを特徴とする特許請求の範囲第１
項記載のメサ状構造体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178315A JPS6158273A (ja) | 1984-08-29 | 1984-08-29 | 化合物半導体メサ状構造体 |
| KR1019850005790A KR860002136A (ko) | 1984-08-29 | 1985-08-12 | 화합물 반도체로 된 메사상의 구조체 |
| EP85306086A EP0173558A3 (en) | 1984-08-29 | 1985-08-28 | Mesa structure comprising a compound semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178315A JPS6158273A (ja) | 1984-08-29 | 1984-08-29 | 化合物半導体メサ状構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158273A true JPS6158273A (ja) | 1986-03-25 |
Family
ID=16046326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178315A Pending JPS6158273A (ja) | 1984-08-29 | 1984-08-29 | 化合物半導体メサ状構造体 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0173558A3 (ja) |
| JP (1) | JPS6158273A (ja) |
| KR (1) | KR860002136A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4427840A1 (de) * | 1994-07-28 | 1996-02-01 | Osa Elektronik Gmbh | Verfahren zur Effizienzerhöhung von A¶I¶¶I¶¶I¶B¶V¶ - Halbleiter-Chips |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2168936B1 (ja) * | 1972-01-27 | 1977-04-01 | Labo Electronique Physique | |
| FR2486104A1 (fr) * | 1980-07-04 | 1982-01-08 | Radiotechnique Compelec | Procede d'obtention de creusures a contour circulaire dans les monocristaux de composes intermetalliques cristallisant dans le systeme cubique a faces centrees et dispositif comportant de telles creusures |
| JP2641194B2 (ja) * | 1985-07-15 | 1997-08-13 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体デバイスの製造法 |
-
1984
- 1984-08-29 JP JP59178315A patent/JPS6158273A/ja active Pending
-
1985
- 1985-08-12 KR KR1019850005790A patent/KR860002136A/ko not_active Withdrawn
- 1985-08-28 EP EP85306086A patent/EP0173558A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0173558A2 (en) | 1986-03-05 |
| KR860002136A (ko) | 1986-03-26 |
| EP0173558A3 (en) | 1987-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4199384A (en) | Method of making a planar semiconductor on insulating substrate device utilizing the deposition of a dual dielectric layer between device islands | |
| JPH03291973A (ja) | 薄膜半導体装置 | |
| US3981073A (en) | Lateral semiconductive device and method of making same | |
| JPS582076A (ja) | シヨツトキダイオ−ドの製造方法 | |
| JPS6158273A (ja) | 化合物半導体メサ状構造体 | |
| US3639186A (en) | Process for the production of finely etched patterns | |
| EP0293979A2 (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| US5643807A (en) | Method of manufacturing a semiconductor device comprising a buried channel field effect transistor | |
| EP0274866B1 (en) | Method for fabricating a field-effect transistor with a self-aligned gate | |
| JPS5923105B2 (ja) | 軟ｘ線露光用マスクの製造方法 | |
| JPS58123724A (ja) | 半導体装置 | |
| JP2768184B2 (ja) | 磁電変換素子の製造方法 | |
| JPH0320063B2 (ja) | ||
| JP3129510B2 (ja) | ＩｎＧａＰのエッチング方法及びそのエッチング方法を用いた半導体装置の製造方法 | |
| JPH01202865A (ja) | 半導体装置の製造方法 | |
| JPS62272571A (ja) | 半導体装置 | |
| JP3340868B2 (ja) | 超電導ベーストランジスタ及びその製造方法 | |
| JP2685146B2 (ja) | 半導体選択成長方法 | |
| JPS6362235A (ja) | 半導体の蝕刻方法 | |
| JPS58199869A (ja) | エツチング方法 | |
| JPS5819130B2 (ja) | 半導体装置の製造方法 | |
| EP0287793A2 (en) | Integrated circuit substrate product | |
| JPH03129833A (ja) | 半導体装置の製造方法 | |
| JPS63204662A (ja) | 半導体装置 | |
| JPS5567140A (en) | Method for manufacturing semiconductor device |