JPS6159016B2 - - Google Patents
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- Publication number
- JPS6159016B2 JPS6159016B2 JP55180186A JP18018680A JPS6159016B2 JP S6159016 B2 JPS6159016 B2 JP S6159016B2 JP 55180186 A JP55180186 A JP 55180186A JP 18018680 A JP18018680 A JP 18018680A JP S6159016 B2 JPS6159016 B2 JP S6159016B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- monostable multivibrator
- output signal
- data signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/22—Repeaters for converting two wires to four wires; Repeaters for converting single current to double current
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、出力段トランジスタを保護すること
ができる信号変換回路に関するものである。
ができる信号変換回路に関するものである。
ユニポーラ信号をバイポーラ信号に変換する信
号変換回路は、例えば第１図に示す構成を有する
ものである。同図に於いてＧ１〜Ｇ６はナンドゲ
ート、FFはフリツプフロツプ、Ｑ１，Ｑ２は出
力段のトランジスタ、Ｔはトランス、OUTは出
力端子である。第２図は動作説明図であり、ａ〜
ｉは第１図の各部の信号ａ〜ｉの一例の波形を示
すものである。
号変換回路は、例えば第１図に示す構成を有する
ものである。同図に於いてＧ１〜Ｇ６はナンドゲ
ート、FFはフリツプフロツプ、Ｑ１，Ｑ２は出
力段のトランジスタ、Ｔはトランス、OUTは出
力端子である。第２図は動作説明図であり、ａ〜
ｉは第１図の各部の信号ａ〜ｉの一例の波形を示
すものである。
クロツク信号ａとデータ信号ｂとがナンドゲー
トＧ１に入力され、その出力信号ｃは第２図ｃに
示すものとなり、フリツプフロツプFFのクロツ
ク端子Ｃ及びナンドゲートＧ２に入力される。ナ
ンドゲートＧ２の出力信号ｄは第２図ｄに示すよ
うに信号ｃを反転したものとなり、ナンドゲート
Ｇ３，Ｇ５にそれぞれ入力される。フリツプフロ
ツプFFの端子の出力信号ｆはフリツプフロツ
プFFのデータ端子Ｄ及びナンドゲートＧ５に入
力され、フリツプフロツプFFのＱ端子の出力信
号ｅはナンドゲートＧ３に入力される。フリツプ
フロツプFFは信号ｃの立上りに於いて、信号ｆ
即ちデータ端子Ｄの入力信号が“１”であればセ
ツト、“０”であればリセツトされ、Ｑ端子出力
信号ｅ及び端子出力信号ｆは第２図ｅ，ｆに示
すものとなる。
トＧ１に入力され、その出力信号ｃは第２図ｃに
示すものとなり、フリツプフロツプFFのクロツ
ク端子Ｃ及びナンドゲートＧ２に入力される。ナ
ンドゲートＧ２の出力信号ｄは第２図ｄに示すよ
うに信号ｃを反転したものとなり、ナンドゲート
Ｇ３，Ｇ５にそれぞれ入力される。フリツプフロ
ツプFFの端子の出力信号ｆはフリツプフロツ
プFFのデータ端子Ｄ及びナンドゲートＧ５に入
力され、フリツプフロツプFFのＱ端子の出力信
号ｅはナンドゲートＧ３に入力される。フリツプ
フロツプFFは信号ｃの立上りに於いて、信号ｆ
即ちデータ端子Ｄの入力信号が“１”であればセ
ツト、“０”であればリセツトされ、Ｑ端子出力
信号ｅ及び端子出力信号ｆは第２図ｅ，ｆに示
すものとなる。
ナンドゲートＧ３，Ｇ５の出力信号はナンドゲ
ートＧ４，Ｇ６によりそれぞれ反転され、第２図
ｇ，ｈに示す信号ｇ，ｈとなる。これらの信号
ｇ，ｈがそれぞれダイオードを介してトランジス
タＱ１，Ｑ２のベースに入力される。なおトラン
ジスタＱ１，Ｑ２のベースは−ＶEの電圧により
バイアスされている。
ートＧ４，Ｇ６によりそれぞれ反転され、第２図
ｇ，ｈに示す信号ｇ，ｈとなる。これらの信号
ｇ，ｈがそれぞれダイオードを介してトランジス
タＱ１，Ｑ２のベースに入力される。なおトラン
ジスタＱ１，Ｑ２のベースは−ＶEの電圧により
バイアスされている。
トランスＴの１次側の中点には＋ＶCの電圧が
加えられており、トランジスタＱ１，Ｑ２のオ
ン、オフによつて出力端子OUTには第２図ｉに
示すバイポーラ信号ｉが、第２図ｂに示すNRZの
ユニポーラ信号に対応して出力されることにな
る。
加えられており、トランジスタＱ１，Ｑ２のオ
ン、オフによつて出力端子OUTには第２図ｉに
示すバイポーラ信号ｉが、第２図ｂに示すNRZの
ユニポーラ信号に対応して出力されることにな
る。
クロツク信号ａが正常でデータ信号ｂに入力さ
れている場合は、前述の如き動作によつてユニポ
ーラ・バイポーラの信号変換が行なわれるもので
あり、クロツク信号ａの発生回路（図示せず）の
障害時には、クロツク信号ａは“１”の状態を継
続する場合が多いものである。又クロツク信号ａ
の断によりデータ信号ｂの入力も中断されるもの
であり、そのデータ信号ｂも“１”の状態を継続
したとすると、ナンドゲートＧ１の出力信号ｃは
“０”、ナンドゲートＧ２の出力信号ｄは“１”と
なり、フリツプフロツプFFのＱ端子出力信号ｅ
が“１”である場合、トランジスタＱ１は連続し
てオン状態となり、このトランジスタＱ１が破損
することになる。又フリツプフロツプFFの端
子出力信号ｆが１である場合、トランジスタＱ２
は連続してオン状態となり、破損することにな
る。
れている場合は、前述の如き動作によつてユニポ
ーラ・バイポーラの信号変換が行なわれるもので
あり、クロツク信号ａの発生回路（図示せず）の
障害時には、クロツク信号ａは“１”の状態を継
続する場合が多いものである。又クロツク信号ａ
の断によりデータ信号ｂの入力も中断されるもの
であり、そのデータ信号ｂも“１”の状態を継続
したとすると、ナンドゲートＧ１の出力信号ｃは
“０”、ナンドゲートＧ２の出力信号ｄは“１”と
なり、フリツプフロツプFFのＱ端子出力信号ｅ
が“１”である場合、トランジスタＱ１は連続し
てオン状態となり、このトランジスタＱ１が破損
することになる。又フリツプフロツプFFの端
子出力信号ｆが１である場合、トランジスタＱ２
は連続してオン状態となり、破損することにな
る。
このようなトランジスタＱ１，Ｑ２の破損を防
止する為に、電流制限抵抗をトランジスタＱ１，
Ｑ２のコレクタ側又はトランスＴの１次側の中点
に接続することが考えられる。しかし、電流制限
抵抗によつてトランジスタＱ１，Ｑ２の破損を防
止することができたとしても、出力信号振幅が変
化する欠点が生じる。
止する為に、電流制限抵抗をトランジスタＱ１，
Ｑ２のコレクタ側又はトランスＴの１次側の中点
に接続することが考えられる。しかし、電流制限
抵抗によつてトランジスタＱ１，Ｑ２の破損を防
止することができたとしても、出力信号振幅が変
化する欠点が生じる。
本発明は、簡単な構成により、振幅低下が生じ
ることなく、出力段トランジスタを保護し得るよ
うにすることを目的とするものである。以下実施
例について詳細に説明する。
ることなく、出力段トランジスタを保護し得るよ
うにすることを目的とするものである。以下実施
例について詳細に説明する。
第３図は本発明の実施例の回路図であり、第１
図と同一符号は同一部分を示し、MMVは単安定
マルチバイブレータである。第４図は動作説明図
であり、ａ〜ｊは第３図の各部の信号ａ〜ｊの一
例の波形を示すものである。単安定マルチバイブ
レータMMVはナンドゲートＧ１の出力信号ｃの
立下りでトリガされ、データ信号ａのマーク率に
対応して定められた時間、信号ｊを“１”として
出力し、ナンドゲートＧ４，Ｇ６に入力するもの
である。即ちクロツク信号ａとデータ信号ｂとが
共に“１”である条件によりトリガされて、一定
時間、出力信号ｊを“１”とするもので、正常時
は、一定時間内に再トリガされることにより、連
続して出力信号ｊは“１”となる。
図と同一符号は同一部分を示し、MMVは単安定
マルチバイブレータである。第４図は動作説明図
であり、ａ〜ｊは第３図の各部の信号ａ〜ｊの一
例の波形を示すものである。単安定マルチバイブ
レータMMVはナンドゲートＧ１の出力信号ｃの
立下りでトリガされ、データ信号ａのマーク率に
対応して定められた時間、信号ｊを“１”として
出力し、ナンドゲートＧ４，Ｇ６に入力するもの
である。即ちクロツク信号ａとデータ信号ｂとが
共に“１”である条件によりトリガされて、一定
時間、出力信号ｊを“１”とするもので、正常時
は、一定時間内に再トリガされることにより、連
続して出力信号ｊは“１”となる。
例えば時刻ｔ０で最初にクロツク信号ａとデー
タ信号ｂとが共に“１”となると、単安定マルチ
バイブレータMMVの出力信号ｊは第４図ｊの実
線の如く“１”となり、正常時はこの出力信号ｊ
は“１”を継続するので、第１図及び第２図につ
いて説明した場合と同様に出力端子OUTからバ
イポーラ信号が出力されることになる。
タ信号ｂとが共に“１”となると、単安定マルチ
バイブレータMMVの出力信号ｊは第４図ｊの実
線の如く“１”となり、正常時はこの出力信号ｊ
は“１”を継続するので、第１図及び第２図につ
いて説明した場合と同様に出力端子OUTからバ
イポーラ信号が出力されることになる。
時刻ｔ１にクロツク信号ａ及びデータ信号ｂが
連続して“１”となつた障害発生時に於いては、
ナンドゲートＧ２の出力信号ｄは“１”となり、
フリツプフロツプFFのＱ端子出力信号ｅが第４
図ｅに示すように“１”であると、ナンドゲート
Ｇ４の出力信号ｇは第４図ｇに示すように“１”
となり、トランジスタＱ１はオンとなる。しか
し、ナンドゲートＧ１の出力信号ｃが“１”から
“０”に変化したことによりトリガされた単安定
マルチバイブレータMMVの出力信号ｊはＴ１時
間後に第４図ｊに示すように“０”となる。それ
によつてナンドゲートＧ４の出力信号ｇは“０”
となるので、トランジスタＱ１はオフとなる。即
ちクロツク信号ａ及びデータ信号ｂが第４図の
ａ，ｂに示すように時刻ｔ１で連続の“１”とな
つても、単安定マルチバイブレータMMVの設定
時間Ｔ１後には出力信号ｊが“０”となるので、
連続してトランジスタがオン状態となることを防
止することができる。
連続して“１”となつた障害発生時に於いては、
ナンドゲートＧ２の出力信号ｄは“１”となり、
フリツプフロツプFFのＱ端子出力信号ｅが第４
図ｅに示すように“１”であると、ナンドゲート
Ｇ４の出力信号ｇは第４図ｇに示すように“１”
となり、トランジスタＱ１はオンとなる。しか
し、ナンドゲートＧ１の出力信号ｃが“１”から
“０”に変化したことによりトリガされた単安定
マルチバイブレータMMVの出力信号ｊはＴ１時
間後に第４図ｊに示すように“０”となる。それ
によつてナンドゲートＧ４の出力信号ｇは“０”
となるので、トランジスタＱ１はオフとなる。即
ちクロツク信号ａ及びデータ信号ｂが第４図の
ａ，ｂに示すように時刻ｔ１で連続の“１”とな
つても、単安定マルチバイブレータMMVの設定
時間Ｔ１後には出力信号ｊが“０”となるので、
連続してトランジスタがオン状態となることを防
止することができる。
前述の実施例に於ける単安定マルチバイブレー
タはデータ信号ａが“１”となる毎に単安定マル
チバイブレータMMVの出力信号ｊによつて、ナ
ンドゲートＧ４，Ｇ６が開かれて、トランジスタ
Ｑ１，Ｑ２の何れか一方がオン、他方がオフとな
り、出力端子OUTに変換されたバイポーラ信号
が出力されることになる。
タはデータ信号ａが“１”となる毎に単安定マル
チバイブレータMMVの出力信号ｊによつて、ナ
ンドゲートＧ４，Ｇ６が開かれて、トランジスタ
Ｑ１，Ｑ２の何れか一方がオン、他方がオフとな
り、出力端子OUTに変換されたバイポーラ信号
が出力されることになる。
以上説明したように、本発明は、クロツク信号
ａとデータ信号ｂとのナンド出力の立下り点でト
リガされ、データ信号ｂの少なくとも１ビツト分
のパルス幅以上の期間の出力信号ｊを発生する単
安定マルチバイブレータMMVを設け、その単安
定マルチバイブレータMMVの出力信号ｊにより
ナンドゲートＧ４，Ｇ６等のゲート回路を開い
て、フリツプフロツプFF、ナンドゲートＧ１〜
Ｇ３，Ｇ５等によつて変換した変換出力を出力段
トランジスタＱ１，Ｑ２に加えるものであり、単
安定マルチバイブレータMMVの出力信号ｊがな
くなることによつてゲート回路が閉じられるの
で、出力段トランジスタＱ１，Ｑ２はオフとな
る。従つてクロツク信号ａとデータ信号ｂとが共
に“１”の連続となる障害が発生しても、出力段
トランジスタＱ１，Ｑ２が連続してオンとなるこ
とを防止することができ、且つ電流制限抵抗等を
設けるものではないから、出力振幅低下を生じる
ことはない。従つてユニポーラ・バイポーラ等の
信号変換回路の出力段トランジスタＱ１，Ｑ２を
保護することができる。なおナンドゲートＧ１〜
Ｇ６等は信号形式等に応じて他のゲート構成とす
ることも勿論可能である。
ａとデータ信号ｂとのナンド出力の立下り点でト
リガされ、データ信号ｂの少なくとも１ビツト分
のパルス幅以上の期間の出力信号ｊを発生する単
安定マルチバイブレータMMVを設け、その単安
定マルチバイブレータMMVの出力信号ｊにより
ナンドゲートＧ４，Ｇ６等のゲート回路を開い
て、フリツプフロツプFF、ナンドゲートＧ１〜
Ｇ３，Ｇ５等によつて変換した変換出力を出力段
トランジスタＱ１，Ｑ２に加えるものであり、単
安定マルチバイブレータMMVの出力信号ｊがな
くなることによつてゲート回路が閉じられるの
で、出力段トランジスタＱ１，Ｑ２はオフとな
る。従つてクロツク信号ａとデータ信号ｂとが共
に“１”の連続となる障害が発生しても、出力段
トランジスタＱ１，Ｑ２が連続してオンとなるこ
とを防止することができ、且つ電流制限抵抗等を
設けるものではないから、出力振幅低下を生じる
ことはない。従つてユニポーラ・バイポーラ等の
信号変換回路の出力段トランジスタＱ１，Ｑ２を
保護することができる。なおナンドゲートＧ１〜
Ｇ６等は信号形式等に応じて他のゲート構成とす
ることも勿論可能である。
第１図は従来の信号変換回路、第２図はその動
作説明用タイムチヤート、第３図は本発明の実施
例の信号変換回路、第４図はその動作説明用タイ
ムチヤートである。 Ｇ１〜Ｇ６はナンドゲート、FFはフリツプフ
ロツプ、Ｑ１，Ｑ２は出力段トランジスタ、
MMVは単安定マルチバイブレータ、Ｔはトラン
ス、OUTは出力端子である。
作説明用タイムチヤート、第３図は本発明の実施
例の信号変換回路、第４図はその動作説明用タイ
ムチヤートである。 Ｇ１〜Ｇ６はナンドゲート、FFはフリツプフ
ロツプ、Ｑ１，Ｑ２は出力段トランジスタ、
MMVは単安定マルチバイブレータ、Ｔはトラン
ス、OUTは出力端子である。
Claims (1)
- １ クロツク信号とデータ信号とが入力され、該
データ信号を前記クロツク信号に従つて変換し、
変換出力によつてオン、オフ制御する出力段トラ
ンジスタを有する信号変換回路に於いて、前記ク
ロツク信号と前記データ信号とのナンド出力の立
下り点でトリガされ、少なくとも前記データ信号
の１ビツト分のパルス幅以上の期間出力を発生す
る単安定マルチバイブレータと、該単安定マルチ
バイブレータの出力信号があるときには前記変換
出力を前記出力段トランジスタに加え、該単安定
マルチバイブレータの出力信号がないときには前
記出力段トランジスタをオフとするゲート回路と
を備えたことを特徴とする信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18018680A JPS57104351A (en) | 1980-12-19 | 1980-12-19 | Signal conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18018680A JPS57104351A (en) | 1980-12-19 | 1980-12-19 | Signal conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57104351A JPS57104351A (en) | 1982-06-29 |
| JPS6159016B2 true JPS6159016B2 (ja) | 1986-12-15 |
Family
ID=16078883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18018680A Granted JPS57104351A (en) | 1980-12-19 | 1980-12-19 | Signal conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57104351A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2609852B1 (fr) * | 1987-01-20 | 1992-11-27 | Telecommunications Sa | Convertisseur binaire-bipolaire |
| JPH07118653B2 (ja) * | 1987-11-20 | 1995-12-18 | 富士通株式会社 | ユニポーラ／バイポーラ変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538608A (en) * | 1976-07-13 | 1978-01-26 | Ibigawa Electric Ind Co Ltd | Manufacture of antiioxidizing carbon products |
-
1980
- 1980-12-19 JP JP18018680A patent/JPS57104351A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57104351A (en) | 1982-06-29 |
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