JPS6159664B2 - - Google Patents
Info
- Publication number
- JPS6159664B2 JPS6159664B2 JP54025291A JP2529179A JPS6159664B2 JP S6159664 B2 JPS6159664 B2 JP S6159664B2 JP 54025291 A JP54025291 A JP 54025291A JP 2529179 A JP2529179 A JP 2529179A JP S6159664 B2 JPS6159664 B2 JP S6159664B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- gate
- insulating film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に絶
縁ゲート型電界効果トランジスタの製造方法に関
する。
縁ゲート型電界効果トランジスタの製造方法に関
する。
従来の絶縁ゲート型電界効果トランジスタの一
つは、一導電型の半導体基板に逆導電型のドレイ
ン・ソース領域を形成し、これらの領域間の半導
体基板の表面に薄い絶縁ゲート膜を形成し、しか
る後ドレイン・ソース領域上方に被着する絶縁被
膜に開孔を設けてドレイン・ソース領域よりオー
ミツク電極を導出しこれと共にゲート膜上にゲー
ト電極を設けて得られる。
つは、一導電型の半導体基板に逆導電型のドレイ
ン・ソース領域を形成し、これらの領域間の半導
体基板の表面に薄い絶縁ゲート膜を形成し、しか
る後ドレイン・ソース領域上方に被着する絶縁被
膜に開孔を設けてドレイン・ソース領域よりオー
ミツク電極を導出しこれと共にゲート膜上にゲー
ト電極を設けて得られる。
この種の製造方法によれば写真蝕刻によつて絶
縁ゲート膜領域をドレイン・ソース領域間に位置
合せを行なうことからこの種のトランジスタの幾
何学的形状が大きくなり半導体モノリジツクIC
の集積度向上を妨げていた。また同じ理由によつ
てゲート電極とドレイン・ソース領域は夫々薄い
絶縁ゲート膜を挾んで上下に重なる領域が生じる
ため、ゲート電極が浮遊電気容量を持ち、この種
の絶縁ゲート型トランジスタの電気的特性向上が
妨げられるという欠点を有する。
縁ゲート膜領域をドレイン・ソース領域間に位置
合せを行なうことからこの種のトランジスタの幾
何学的形状が大きくなり半導体モノリジツクIC
の集積度向上を妨げていた。また同じ理由によつ
てゲート電極とドレイン・ソース領域は夫々薄い
絶縁ゲート膜を挾んで上下に重なる領域が生じる
ため、ゲート電極が浮遊電気容量を持ち、この種
の絶縁ゲート型トランジスタの電気的特性向上が
妨げられるという欠点を有する。
一方、上記の絶縁ゲート型トランジスタの欠点
を改良すべく、一導電型の半導体基板表面に薄い
絶縁ゲート膜を形成し、しかる後に多結晶シリコ
ン膜を気相成長しこの多結晶シリコン膜を選択腐
蝕してゲート電極形成部分のみに多結晶シリコン
を残ししかる後に不純物を拡散酸化することに因
つて基板と逆導電型のドレイン・ソース領域とゲ
ート電極を同時に形成し、しかる後に表面に被着
する絶縁膜に開孔を設けてドレイン・ソース領域
並びにゲート電極よりオーミツク電極を導出して
得られるシリコンゲート型電界効果型トランジス
タが提案された。
を改良すべく、一導電型の半導体基板表面に薄い
絶縁ゲート膜を形成し、しかる後に多結晶シリコ
ン膜を気相成長しこの多結晶シリコン膜を選択腐
蝕してゲート電極形成部分のみに多結晶シリコン
を残ししかる後に不純物を拡散酸化することに因
つて基板と逆導電型のドレイン・ソース領域とゲ
ート電極を同時に形成し、しかる後に表面に被着
する絶縁膜に開孔を設けてドレイン・ソース領域
並びにゲート電極よりオーミツク電極を導出して
得られるシリコンゲート型電界効果型トランジス
タが提案された。
しかし、多結晶シリコンは不純物の拡散酸化後
にゲート電極の機能を果す必要からその膜厚は薄
くできず5000〜8000Åを必要とする。
にゲート電極の機能を果す必要からその膜厚は薄
くできず5000〜8000Åを必要とする。
そのため多結晶シリコンの選択腐蝕の精度が悪
くなり、絶縁ゲート型電界効果トランジスタの電
気的特性に大きく寄与するトランジスタのチヤン
ネル長を精度よく短くすることが困難であつた。
くなり、絶縁ゲート型電界効果トランジスタの電
気的特性に大きく寄与するトランジスタのチヤン
ネル長を精度よく短くすることが困難であつた。
本発明の目的は以上の各種絶縁ゲート型電界効
果トランジスタの各欠点を除去し、製造容易にし
て、高精度の短チヤンネルを有する絶縁ゲート型
電界効果トランジスタの製造方法を提供すること
にある。
果トランジスタの各欠点を除去し、製造容易にし
て、高精度の短チヤンネルを有する絶縁ゲート型
電界効果トランジスタの製造方法を提供すること
にある。
本発明による絶縁ゲート型電界効果トランジス
タの製造方法は、一導電型半導体基板の一主平面
を絶縁被膜とこれよりも薄いゲート絶縁被膜で覆
う工程と該ゲート絶縁被膜上にゲート電極となる
被膜を形成する工程と該ゲート電極のみあるいは
写真蝕刻工程を追加して得るPRレジスト膜と該
ゲート電極をマスクとして上記絶縁被膜を除去し
基板面を露出させる工程と、この露出部より不純
物を浸入させて酸化し基板と逆導電型のドレイン
およびソース領域を形成する工程と、ドレイン・
ソース領域に写真蝕刻によつて開孔を形成しオー
ミツク電極を導出する工程とを含むことを特徴と
する。
タの製造方法は、一導電型半導体基板の一主平面
を絶縁被膜とこれよりも薄いゲート絶縁被膜で覆
う工程と該ゲート絶縁被膜上にゲート電極となる
被膜を形成する工程と該ゲート電極のみあるいは
写真蝕刻工程を追加して得るPRレジスト膜と該
ゲート電極をマスクとして上記絶縁被膜を除去し
基板面を露出させる工程と、この露出部より不純
物を浸入させて酸化し基板と逆導電型のドレイン
およびソース領域を形成する工程と、ドレイン・
ソース領域に写真蝕刻によつて開孔を形成しオー
ミツク電極を導出する工程とを含むことを特徴と
する。
本発明によれば一導電型の半導体基板表面の薄
いゲート絶縁膜をマスクとして、基板と逆導電型
のドレイン・ソース領域が自己整合で形成され、
且つゲート電極とドレイン（ソース）領域の一部
が、該ゲート絶縁膜より厚い絶縁膜を挾んで重な
る絶縁ゲート型電界効果トランジスタが得られ
る。
いゲート絶縁膜をマスクとして、基板と逆導電型
のドレイン・ソース領域が自己整合で形成され、
且つゲート電極とドレイン（ソース）領域の一部
が、該ゲート絶縁膜より厚い絶縁膜を挾んで重な
る絶縁ゲート型電界効果トランジスタが得られ
る。
次に本発明の一実施例を第１図を参照して説明
する。
する。
Ｐ型シリコン単結晶基板１を全面熱酸化するこ
とによつて2000〜4000Å程度に成長した二酸化け
い素膜２に写真蝕刻を施し開孔し、しかる後再び
熱酸化し厚さ400〜800Åの薄いゲート絶縁膜とな
る二酸化けい素膜３を成長する（第１図Ａ，
A′）、次に厚さ約6000Åの多結晶シリコン膜を気
相成長した後、写真蝕刻でゲート電極となる部分
４を残し他を除去する（第１図Ｂ，B′）。
とによつて2000〜4000Å程度に成長した二酸化け
い素膜２に写真蝕刻を施し開孔し、しかる後再び
熱酸化し厚さ400〜800Åの薄いゲート絶縁膜とな
る二酸化けい素膜３を成長する（第１図Ａ，
A′）、次に厚さ約6000Åの多結晶シリコン膜を気
相成長した後、写真蝕刻でゲート電極となる部分
４を残し他を除去する（第１図Ｂ，B′）。
次に写真蝕刻でレジスト膜に開孔５を設け（第
１図Ｃ，C′）、多結晶シリコン膜４とレジスト膜
をマスクとして二酸化けい素膜２をゲート絶縁膜
３の近傍まで除去し開孔７を設けて基板１表面を
露出させた後PRレジスト膜を除去する（第１図
Ｄ）。しかる後に多結晶シリコン膜片４並びに開
孔７から基板１にリンを拡散酸化しＮ導電型のド
レイン・ソース領域８とゲート電極９を同時形成
する（第７図Ｅ）。次に写真蝕刻に依つてドレイ
ン・ソース領域８上方、並びにゲート電極上方に
開孔を設けた後アルミニユーム配線を施してＮチ
ヤンネル型電界効果トランジスタが得られる。
１図Ｃ，C′）、多結晶シリコン膜４とレジスト膜
をマスクとして二酸化けい素膜２をゲート絶縁膜
３の近傍まで除去し開孔７を設けて基板１表面を
露出させた後PRレジスト膜を除去する（第１図
Ｄ）。しかる後に多結晶シリコン膜片４並びに開
孔７から基板１にリンを拡散酸化しＮ導電型のド
レイン・ソース領域８とゲート電極９を同時形成
する（第７図Ｅ）。次に写真蝕刻に依つてドレイ
ン・ソース領域８上方、並びにゲート電極上方に
開孔を設けた後アルミニユーム配線を施してＮチ
ヤンネル型電界効果トランジスタが得られる。
一方、二酸化けい素膜２をエツチングする工程
（第１図Ｄ）でオーバエツチングにより多結晶シ
リコン膜片４と基板１間の薄いゲート絶縁膜２の
一部が過度にエツチングされた場合には、この空
隙を熱酸化に依つて二酸化けい素で満たす工程
（第１図Ｅ）を追加し、しかる後にリンをメルト
スルー拡散し酸化して、上記と同様の工程を施し
てＮチヤンネル型電界効果トランジスタが得られ
る。
（第１図Ｄ）でオーバエツチングにより多結晶シ
リコン膜片４と基板１間の薄いゲート絶縁膜２の
一部が過度にエツチングされた場合には、この空
隙を熱酸化に依つて二酸化けい素で満たす工程
（第１図Ｅ）を追加し、しかる後にリンをメルト
スルー拡散し酸化して、上記と同様の工程を施し
てＮチヤンネル型電界効果トランジスタが得られ
る。
次に第２図を参照して本発明の他の実施例を説
明する。
明する。
Ｐ型単結晶基板１０を全面酸化して被着した膜
厚5000〜8000Åの二酸化けい素膜１１に写真蝕刻
によつて開孔１２を設ける（第２図Ａ）。しかる
後に全面に気相成長によつて1000〜2000Åの窒化
シリコン膜１３を被着させ、次にスチーム雰囲気
中、1000℃、100分の熱酸化で、窒化膜の一部を
酸化して、約100Å二酸化けい素膜１４を生成さ
せる（第２図Ｂ）。次に写真蝕刻によつて、この
二酸化けい素膜に開孔を設けて、フオトレジスト
を除去した後、この二酸化けい素膜をマスクとし
て窒化シリコン膜１３を除去して、基板１０の表
面を露出させる（第２図Ｃ）。次にマスクとした
二酸化けい素膜１４を全て除去し、しかる後にス
チーム雰囲気中、950℃ 10分の熱酸化を施して
基板の露出面を二酸化けい素に変えて500〜800Å
のゲート絶縁膜１５を形成する（第２図Ｄ）。
厚5000〜8000Åの二酸化けい素膜１１に写真蝕刻
によつて開孔１２を設ける（第２図Ａ）。しかる
後に全面に気相成長によつて1000〜2000Åの窒化
シリコン膜１３を被着させ、次にスチーム雰囲気
中、1000℃、100分の熱酸化で、窒化膜の一部を
酸化して、約100Å二酸化けい素膜１４を生成さ
せる（第２図Ｂ）。次に写真蝕刻によつて、この
二酸化けい素膜に開孔を設けて、フオトレジスト
を除去した後、この二酸化けい素膜をマスクとし
て窒化シリコン膜１３を除去して、基板１０の表
面を露出させる（第２図Ｃ）。次にマスクとした
二酸化けい素膜１４を全て除去し、しかる後にス
チーム雰囲気中、950℃ 10分の熱酸化を施して
基板の露出面を二酸化けい素に変えて500〜800Å
のゲート絶縁膜１５を形成する（第２図Ｄ）。
しかる後に多結晶シリコンを全面に被着させ、
写真蝕刻によつて、ゲート電極となる部分１６を
残す（第２図Ｅ，E′）。次にこのゲート電極とな
る多結晶シリコン膜片１６をマスクとして窒化膜
１３を全て除去すればゲート絶縁膜１５の幾何形
状は全く変らない（第２図Ｆ）。しかる後に、リ
ンを基板１と多結晶シリコン片１６に拡散によつ
て浸入させて酸化を施し、Ｎ伝導型のドレイン・
ソース領域１７、ゲート電極１８を形成すれば第
２図Ｇに見られる如きＮチヤンネル型電界効果ト
ランジスタが得られる。
写真蝕刻によつて、ゲート電極となる部分１６を
残す（第２図Ｅ，E′）。次にこのゲート電極とな
る多結晶シリコン膜片１６をマスクとして窒化膜
１３を全て除去すればゲート絶縁膜１５の幾何形
状は全く変らない（第２図Ｆ）。しかる後に、リ
ンを基板１と多結晶シリコン片１６に拡散によつ
て浸入させて酸化を施し、Ｎ伝導型のドレイン・
ソース領域１７、ゲート電極１８を形成すれば第
２図Ｇに見られる如きＮチヤンネル型電界効果ト
ランジスタが得られる。
本実施例では第１図Ｃで対応するフオトレジス
ト膜６が不用であることと、第２図Ｄで生成した
ゲート絶縁膜１５は後のすべての工程でも幾何形
状は変らないことを特徴としている。
ト膜６が不用であることと、第２図Ｄで生成した
ゲート絶縁膜１５は後のすべての工程でも幾何形
状は変らないことを特徴としている。
本発明のこれらの実施例は次に述べる数々の利
点を有する。
点を有する。
第１に各実施例で見られる如く、ドレイン・ソ
ース領域は多結晶シリコン膜片４，１６と薄い二
酸化けい素膜３，１５との接触面をマスクとして
セルフアライメントになつており、第７図Ｄ、第
２図Ｆに見られる如く、多結晶シリコン膜片４，
１６下の間隙より基板１，１０にリンを浸入させ
るために、本発明のトランジスタのチヤンネル長
は多結晶シリコン膜片４，１６の作製精度に依存
せず第１図Ａ、第２図Ｃ，Ｄに於ける薄い二酸化
けい素膜３，１５の幾何学的形状の作製精度に依
つて決定される。
ース領域は多結晶シリコン膜片４，１６と薄い二
酸化けい素膜３，１５との接触面をマスクとして
セルフアライメントになつており、第７図Ｄ、第
２図Ｆに見られる如く、多結晶シリコン膜片４，
１６下の間隙より基板１，１０にリンを浸入させ
るために、本発明のトランジスタのチヤンネル長
は多結晶シリコン膜片４，１６の作製精度に依存
せず第１図Ａ、第２図Ｃ，Ｄに於ける薄い二酸化
けい素膜３，１５の幾何学的形状の作製精度に依
つて決定される。
一方薄い二酸化けい素膜３，１５の幾何学的形
状は膜厚1000〜2000Åの二酸化けい素膜２（窒化
膜１３）、のエツチング精度で決定されるが、こ
の種のエツチングは、4000〜6000Åの多結晶シリ
コンのエツチングと比べてより精度よく制御可能
であるから、多結晶シリコン膜のエツチングに依
つてチヤンネル長が決定される従来のシリコンゲ
ート型電界効果トランジスタよりも容易に短チヤ
ンネルのトランジスタが実現できる。
状は膜厚1000〜2000Åの二酸化けい素膜２（窒化
膜１３）、のエツチング精度で決定されるが、こ
の種のエツチングは、4000〜6000Åの多結晶シリ
コンのエツチングと比べてより精度よく制御可能
であるから、多結晶シリコン膜のエツチングに依
つてチヤンネル長が決定される従来のシリコンゲ
ート型電界効果トランジスタよりも容易に短チヤ
ンネルのトランジスタが実現できる。
第２に従来のシリコンゲート型電界効果トラン
ジスタは短チヤンネル化に従つてゲート電極とな
る多結晶シリコンの幾何学的形状はチヤンネル幅
方向に細くする必要があり、そのために多結晶シ
リコンによるゲート電極のチヤンネル幅方向の内
部抵抗が増大し、この種のトランジスタの電気的
特性を低下させていたが、本実施例では第１図
Ｅ、第２図Ｇに見られる如くチヤンネル長とゲー
ト電極となる多結晶シリコン膜片の幾何形状は独
立に決定できるからこの種の欠点は除去される。
ジスタは短チヤンネル化に従つてゲート電極とな
る多結晶シリコンの幾何学的形状はチヤンネル幅
方向に細くする必要があり、そのために多結晶シ
リコンによるゲート電極のチヤンネル幅方向の内
部抵抗が増大し、この種のトランジスタの電気的
特性を低下させていたが、本実施例では第１図
Ｅ、第２図Ｇに見られる如くチヤンネル長とゲー
ト電極となる多結晶シリコン膜片の幾何形状は独
立に決定できるからこの種の欠点は除去される。
第３図、第４図は本発明の他の利点を説明する
ためのものであり、第３図は、第１図C′の多結
晶シリコン片４が“ト”の字型形状１９になつて
いる点を除けば他は全て同様であり、第４図は本
説明例での拡散層領域部のみを示したものであ
る。
ためのものであり、第３図は、第１図C′の多結
晶シリコン片４が“ト”の字型形状１９になつて
いる点を除けば他は全て同様であり、第４図は本
説明例での拡散層領域部のみを示したものであ
る。
さて、PRレジスト開孔部２０で“ト”の字型
多結晶シリコン膜片１９をマスクとして、第１図
Ａの二酸化けい素膜２に相当する部分を除去すれ
ば、多結晶シリコン膜片１９の引出し部直下は空
隙となり、次工程の不純物拡散酸化によつて生じ
るドレイン・ソース領域は、従来のシリコンゲー
ト型電界効果トランジスタでは片１９の引出し部
直下は不純物が拡散されず、ドレイン（あるいは
ソース）領域は２つに分離されていたのであるが
本発明では、第４図に示す如く、片１９の直下で
拡散層は分離されずに形成されると同時にゲート
電極は拡散酸化に生じる二酸化けい素によつて各
拡散層領域とは電気的に絶縁されている。従つて
本発明ではトランジスタのゲート電極は任意の方
向から取り出すことが可能となりモノリジツク半
導体集積回路の集積度向上に寄与できる。
多結晶シリコン膜片１９をマスクとして、第１図
Ａの二酸化けい素膜２に相当する部分を除去すれ
ば、多結晶シリコン膜片１９の引出し部直下は空
隙となり、次工程の不純物拡散酸化によつて生じ
るドレイン・ソース領域は、従来のシリコンゲー
ト型電界効果トランジスタでは片１９の引出し部
直下は不純物が拡散されず、ドレイン（あるいは
ソース）領域は２つに分離されていたのであるが
本発明では、第４図に示す如く、片１９の直下で
拡散層は分離されずに形成されると同時にゲート
電極は拡散酸化に生じる二酸化けい素によつて各
拡散層領域とは電気的に絶縁されている。従つて
本発明ではトランジスタのゲート電極は任意の方
向から取り出すことが可能となりモノリジツク半
導体集積回路の集積度向上に寄与できる。
第１図Ａ〜Ｆは本発明の一実施例によるシリコ
ンゲート型電界効果トランジスタ製造の各工程に
おける断面図であり、第１図A′〜C′は第１図Ａ
〜Ｃに対応した平面図である。第２図Ａ〜Ｇは本
発明の他の実施例を説明するための工程順の断面
図であり、第２図E′は第２図Ｅに対応した平面
図である。第３図および第４図は本発明の利点を
説明するための平面図であり特に第４図は拡散層
領域を示すものである。 １，１０……半導体基板、２，１１……絶縁
膜、１３……シリコン窒化膜。
ンゲート型電界効果トランジスタ製造の各工程に
おける断面図であり、第１図A′〜C′は第１図Ａ
〜Ｃに対応した平面図である。第２図Ａ〜Ｇは本
発明の他の実施例を説明するための工程順の断面
図であり、第２図E′は第２図Ｅに対応した平面
図である。第３図および第４図は本発明の利点を
説明するための平面図であり特に第４図は拡散層
領域を示すものである。 １，１０……半導体基板、２，１１……絶縁
膜、１３……シリコン窒化膜。
Claims (1)
- １ 一導電型半導体基板の一主平面に絶縁被膜と
ゲート絶縁膜を形成する工程と、該ゲート絶縁被
膜上にゲート電極となる被膜を形成する工程と、
上記絶縁被膜を上記ゲート電極をマスクとして除
去し該基板面を露出させる工程と、該露出部よ
り、逆導電型の不純物を上記基板に侵入させて該
基板中に逆導電型のドレインおよびソース領域を
形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2529179A JPS55118674A (en) | 1979-03-05 | 1979-03-05 | Fabricating method of semiconductor device |
| US06/127,337 US4343078A (en) | 1979-03-05 | 1980-03-05 | IGFET Forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2529179A JPS55118674A (en) | 1979-03-05 | 1979-03-05 | Fabricating method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55118674A JPS55118674A (en) | 1980-09-11 |
| JPS6159664B2 true JPS6159664B2 (ja) | 1986-12-17 |
Family
ID=12161905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2529179A Granted JPS55118674A (en) | 1979-03-05 | 1979-03-05 | Fabricating method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55118674A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153370A (en) * | 1979-05-18 | 1980-11-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacturing method of semiconductor device |
-
1979
- 1979-03-05 JP JP2529179A patent/JPS55118674A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55118674A (en) | 1980-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| US4306915A (en) | Method of making electrode wiring regions and impurity doped regions self-aligned therefrom | |
| JP3229665B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPS58139468A (ja) | 半導体装置およびその製造方法 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH08274166A (ja) | 半導体装置及びその製造方法 | |
| JPS5918874B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPS6159664B2 (ja) | ||
| US4343078A (en) | IGFET Forming method | |
| JPH0127589B2 (ja) | ||
| JPS6231507B2 (ja) | ||
| JPS6237543B2 (ja) | ||
| JPS6013313B2 (ja) | 半導体装置の製造方法 | |
| JP2594121B2 (ja) | 半導体装置の製造方法 | |
| JPS6294985A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2817184B2 (ja) | 半導体装置の製造方法 | |
| JPH0582066B2 (ja) | ||
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| JPS5838936B2 (ja) | ハンドウタイシユウセキカイロソウチ | |
| JPS6126223B2 (ja) | ||
| JPH0547982B2 (ja) | ||
| JPS6113392B2 (ja) | ||
| JPS621256B2 (ja) |