JPS6237543B2 - - Google Patents
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- JPS6237543B2 JPS6237543B2 JP15196877A JP15196877A JPS6237543B2 JP S6237543 B2 JPS6237543 B2 JP S6237543B2 JP 15196877 A JP15196877 A JP 15196877A JP 15196877 A JP15196877 A JP 15196877A JP S6237543 B2 JPS6237543 B2 JP S6237543B2
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- polysilicon
- silicon substrate
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Description
【発明の詳細な説明】
本発明はMOS型半導体装置の製造方法にかか
り、特に素子面積が小で信頼度の高いMOS型半
導体装置の製造方法に関する。
り、特に素子面積が小で信頼度の高いMOS型半
導体装置の製造方法に関する。
MOS型半導体集積回路装置に於いては集積度
を高めるため、又素子の面積をより小さくし、か
つチヤンネルの長さをより小さくするという試み
がなされている。しかしながら、チヤンネルを短
くするとソースとドレインに印加する電圧によつ
て、ドレインから半導体基板に伸びる空乏層がす
ぐソースにまで到達してしまい、ンースとドレイ
ンが短絡してしまう所謂パンチスルーという現象
が生じ易くなるという欠点がある。この欠点は、
半導体基板の不純物濃度を高くして半導体基板内
への空乏層の伸びを抑えるという方法とか、半導
体基板は高比抵抗のものを使用しソース領域を形
成する為の拡散用の穴から半導体基板と同じ導電
型を与える不純物を拡散してソース領域近傍の不
純物濃度を高めてその部分のみを実質上のチヤン
ネルとして使用する所謂DSA（デイフユージヨ
ン、セルフ、アライン）型にするという方法があ
る。しかしながら前者においては、半導体基板の
不純物濃度が高いために、チヤネルを流れる少数
キアリアの移動度が小さくなり、従つてチヤネル
のコンダクンスが減少し最終的には素子の応答速
度を下げてしまうという欠点が生じる。他方後者
のDSA型素子に於いては作製上工程が複雑にな
ると同時に、ソース領域近傍のチヤンネル部分の
構造と、ドレイン領域近傍チヤンネル部分の構造
が異なる為に、ソース領域とドレイン領域が可換
でない、即ちソース領域とドレイン領域を逆にし
て使用することが難しいという欠点があり、回路
設計上大きな障害となる。
を高めるため、又素子の面積をより小さくし、か
つチヤンネルの長さをより小さくするという試み
がなされている。しかしながら、チヤンネルを短
くするとソースとドレインに印加する電圧によつ
て、ドレインから半導体基板に伸びる空乏層がす
ぐソースにまで到達してしまい、ンースとドレイ
ンが短絡してしまう所謂パンチスルーという現象
が生じ易くなるという欠点がある。この欠点は、
半導体基板の不純物濃度を高くして半導体基板内
への空乏層の伸びを抑えるという方法とか、半導
体基板は高比抵抗のものを使用しソース領域を形
成する為の拡散用の穴から半導体基板と同じ導電
型を与える不純物を拡散してソース領域近傍の不
純物濃度を高めてその部分のみを実質上のチヤン
ネルとして使用する所謂DSA（デイフユージヨ
ン、セルフ、アライン）型にするという方法があ
る。しかしながら前者においては、半導体基板の
不純物濃度が高いために、チヤネルを流れる少数
キアリアの移動度が小さくなり、従つてチヤネル
のコンダクンスが減少し最終的には素子の応答速
度を下げてしまうという欠点が生じる。他方後者
のDSA型素子に於いては作製上工程が複雑にな
ると同時に、ソース領域近傍のチヤンネル部分の
構造と、ドレイン領域近傍チヤンネル部分の構造
が異なる為に、ソース領域とドレイン領域が可換
でない、即ちソース領域とドレイン領域を逆にし
て使用することが難しいという欠点があり、回路
設計上大きな障害となる。
従つて本発明の目的は上記の欠点をなくし素子
面積が小さく、チヤンネル長が短かく、かつ、パ
ンチスルーの生じ難いMOS型半導体装置の製造
方法を提供することである。
面積が小さく、チヤンネル長が短かく、かつ、パ
ンチスルーの生じ難いMOS型半導体装置の製造
方法を提供することである。
本発明の特徴は、ンース、ドレイン領域の少く
とも一方の領域のチヤンネル領域に隣接する部分
の深さよりもチヤンネル領域の少くとも一方の領
域の表面が深い位置に形成したことである。
とも一方の領域のチヤンネル領域に隣接する部分
の深さよりもチヤンネル領域の少くとも一方の領
域の表面が深い位置に形成したことである。
本発明の他の特徴はソース・ドレイン領域に電
気的に接続するためのポリシリコンを形成後、チ
ヤンネル領域の上のポリシリコン及びチヤンネル
領域の半導体基板の表面をエツチング除去し、自
己整合的にソース、ドレイン領域より深いチヤン
ネル部分を形成したことである。
気的に接続するためのポリシリコンを形成後、チ
ヤンネル領域の上のポリシリコン及びチヤンネル
領域の半導体基板の表面をエツチング除去し、自
己整合的にソース、ドレイン領域より深いチヤン
ネル部分を形成したことである。
このような本発明によれば、チヤンネル部分が
ソース・ドレイン領域より深く形成されるので、
ドレインから半導体基板に伸びる空乏層は、ソー
ス方向にはあまり伸びず、半導体基板深くのみ伸
びるためのパンチスルーが生じ難くなるという大
きな利点を有する。更にソース・ドレインへの電
気的接続の為のポリシリコンを形成後、チヤンネ
ル領域上のポリシリコンと半導体基板を同時にエ
ツチングするために自己整合型となり素子面積を
小さくするためにも有効であるという利点も有す
る。
ソース・ドレイン領域より深く形成されるので、
ドレインから半導体基板に伸びる空乏層は、ソー
ス方向にはあまり伸びず、半導体基板深くのみ伸
びるためのパンチスルーが生じ難くなるという大
きな利点を有する。更にソース・ドレインへの電
気的接続の為のポリシリコンを形成後、チヤンネ
ル領域上のポリシリコンと半導体基板を同時にエ
ツチングするために自己整合型となり素子面積を
小さくするためにも有効であるという利点も有す
る。
次に本発明をよりよく理解するために図面を用
いて説明しよう。第１図は本発明のMOS型半導
体装置及びその製造方法の一実施例を説明する為
の断面図である。本発明のMOS型半導体装置は
先づ第１図ａに示す如くＰ型数Ω−cmのシリコン
基板１０１の表面を選択的に窒化膜１０２を形成
し、上記シリコン基板１０１の表面を選択的にフ
イールド部分の厚い酸化膜１０３，１０３′、に
変える。次に第１図ｂに示す如く、窒化膜１０２
を除去後シリコン基板１０１全面にＮ型の導電性
を与えるリン等の不純を含んだポリシリコン１０
４を全面に成長させる。その後第１図ｃに示す如
くポリシリコン１０４上に気相成長法に依りシリ
コン酸化膜１０５を成長させ、そのシリコン酸化
膜１０５をマスクとしてポリシリコン１０４を選
択的にソース・ドレインの取り出し口となる部分
以外はエツチング除去し、更に、チヤンネルを形
成する部分１０６のシリコン基板もエツチング
し、更に気相成長酸化膜１０５をエツチング除去
する。この場合、シリコン基板のエツチング深さ
は、後から形成されるソース、ドレイン領域の深
さよりも深くする。最後に第１図ｄに示す様にエ
ツチングされたシリコン基板及びポリシリコン１
０４の表面を酸化してゲート酸化膜１０７とする
と同時にポリシリコン１０４中の不純物を拡散せ
しめてソース１０８、ドレイン１０９を形成した
後、ゲート電極金属１１０ソース領域への電極金
属１１１、ドレイン領域への電極金属１１２を形
成して本発明のMOS型半導体装置１１３を得
る。
いて説明しよう。第１図は本発明のMOS型半導
体装置及びその製造方法の一実施例を説明する為
の断面図である。本発明のMOS型半導体装置は
先づ第１図ａに示す如くＰ型数Ω−cmのシリコン
基板１０１の表面を選択的に窒化膜１０２を形成
し、上記シリコン基板１０１の表面を選択的にフ
イールド部分の厚い酸化膜１０３，１０３′、に
変える。次に第１図ｂに示す如く、窒化膜１０２
を除去後シリコン基板１０１全面にＮ型の導電性
を与えるリン等の不純を含んだポリシリコン１０
４を全面に成長させる。その後第１図ｃに示す如
くポリシリコン１０４上に気相成長法に依りシリ
コン酸化膜１０５を成長させ、そのシリコン酸化
膜１０５をマスクとしてポリシリコン１０４を選
択的にソース・ドレインの取り出し口となる部分
以外はエツチング除去し、更に、チヤンネルを形
成する部分１０６のシリコン基板もエツチング
し、更に気相成長酸化膜１０５をエツチング除去
する。この場合、シリコン基板のエツチング深さ
は、後から形成されるソース、ドレイン領域の深
さよりも深くする。最後に第１図ｄに示す様にエ
ツチングされたシリコン基板及びポリシリコン１
０４の表面を酸化してゲート酸化膜１０７とする
と同時にポリシリコン１０４中の不純物を拡散せ
しめてソース１０８、ドレイン１０９を形成した
後、ゲート電極金属１１０ソース領域への電極金
属１１１、ドレイン領域への電極金属１１２を形
成して本発明のMOS型半導体装置１１３を得
る。
本発明のこのMOS型半導体装置１１３によれ
ば、チヤンネルが形成されるゲート酸化膜１０７
の下のシリコン基板表面は、ソース１０８、及び
ドレイン１０９より下方に位置されることができ
る。従つて、ソース１０８とドレイン１０９に、
ドレイン１０９が正となる様な電圧を印加した場
合に、ドレイン１０９の近傍のシリコン基板１０
１内に伸びる空乏層は、ソース１０８の方向とは
非常に伸びにくくなり、シリコン基板１０１の内
部に伸び易くなる。従つてドレイン１０９からソ
ース１０８に空乏層が伸びて、ソース１０８とド
レイン１０９が導過状態となるパンチスルーが非
常に生じ難くなるという大きな利点をもつ。
ば、チヤンネルが形成されるゲート酸化膜１０７
の下のシリコン基板表面は、ソース１０８、及び
ドレイン１０９より下方に位置されることができ
る。従つて、ソース１０８とドレイン１０９に、
ドレイン１０９が正となる様な電圧を印加した場
合に、ドレイン１０９の近傍のシリコン基板１０
１内に伸びる空乏層は、ソース１０８の方向とは
非常に伸びにくくなり、シリコン基板１０１の内
部に伸び易くなる。従つてドレイン１０９からソ
ース１０８に空乏層が伸びて、ソース１０８とド
レイン１０９が導過状態となるパンチスルーが非
常に生じ難くなるという大きな利点をもつ。
第２図は本発明の他の実施例を説明するための
断面図である。本実施例に於いては、先づ第１図
ａと同じようにＰ型シリコン基板２０１の表面に
選択的にフイールド部分酸化膜２０２，２０２′
を形成しその後リンを含んだポリシリコン２０３
を成長させる。第２図ａ次に第２図ｂに示すよう
にポリシリコン２０３を選択的にエツチングして
ソース領域の上に伸びるポリシリコン２０４、ド
レイン領域の上に伸びるポリシリコン２０５のみ
を残したあと熱酸化で、ポリシリコン２０４，２
０５が酸化されてできた酸化膜２０６，２０６′
と、シリコン基板２０１が酸化されてできた酸化
膜２０７を形成する。この時、ポリシリコン２０
４，２０５はリン等のｎ型不純物を多量に含んで
いるために酸化速度が大きいから、酸化膜２０
６，２０６′は、シリコン基板２０１を酸化して
できた酸化膜２０７より厚くなる従つて第２図ｃ
に示す如く全面酸化膜エツチングを行うと、酸化
膜２０６，２０６′が残つている時に酸化膜２０
７は除去されてしまうから、この状態でシリコン
基板２０１をエツチングすると、チヤンネル部分
にくぼみ２０８をもつようにできる。この後は通
常の第１図に示した実施例と同じ方法によつて
MOS型半導体装置を得る事ができる。この第２
の実施例に於いてはシリコン基板２０１をエツチ
ングする時にポリシリコン２０４，２０５の側面
には酸化膜が形成されているから側面からのエツ
チングが抑えられ従つてポリシリコン２０４と２
０５の間隔２０９を小さくでき、一方くぼみ２０
８は深くできる。このためチヤンネル長を大きく
したい場合でもくぼみ２０８を深くすることでチ
ヤンネル長を大きくできるから、ポリシリコン２
０４と２０５の間隔は狭くでき、集積度を上げる
事ができるという大きな利点をもつ。
断面図である。本実施例に於いては、先づ第１図
ａと同じようにＰ型シリコン基板２０１の表面に
選択的にフイールド部分酸化膜２０２，２０２′
を形成しその後リンを含んだポリシリコン２０３
を成長させる。第２図ａ次に第２図ｂに示すよう
にポリシリコン２０３を選択的にエツチングして
ソース領域の上に伸びるポリシリコン２０４、ド
レイン領域の上に伸びるポリシリコン２０５のみ
を残したあと熱酸化で、ポリシリコン２０４，２
０５が酸化されてできた酸化膜２０６，２０６′
と、シリコン基板２０１が酸化されてできた酸化
膜２０７を形成する。この時、ポリシリコン２０
４，２０５はリン等のｎ型不純物を多量に含んで
いるために酸化速度が大きいから、酸化膜２０
６，２０６′は、シリコン基板２０１を酸化して
できた酸化膜２０７より厚くなる従つて第２図ｃ
に示す如く全面酸化膜エツチングを行うと、酸化
膜２０６，２０６′が残つている時に酸化膜２０
７は除去されてしまうから、この状態でシリコン
基板２０１をエツチングすると、チヤンネル部分
にくぼみ２０８をもつようにできる。この後は通
常の第１図に示した実施例と同じ方法によつて
MOS型半導体装置を得る事ができる。この第２
の実施例に於いてはシリコン基板２０１をエツチ
ングする時にポリシリコン２０４，２０５の側面
には酸化膜が形成されているから側面からのエツ
チングが抑えられ従つてポリシリコン２０４と２
０５の間隔２０９を小さくでき、一方くぼみ２０
８は深くできる。このためチヤンネル長を大きく
したい場合でもくぼみ２０８を深くすることでチ
ヤンネル長を大きくできるから、ポリシリコン２
０４と２０５の間隔は狭くでき、集積度を上げる
事ができるという大きな利点をもつ。
尚、実施例ではソース、ドレイン領域の全域を
ポリシリコン層からの拡散によつて形成されてい
るが必ずしもこの必要なく、たとえばフイールド
酸化膜に隣接する部分を他の導入工程に行つて、
チヤンネル部に隣接する部分のみポリシリコン層
からの拡散に行つてもよい。さらに、ソース、ド
レイン領域の形成を複数の工程で行い、したがつ
てこれら領域の深さが階段状に形成されていると
きには、チヤンネル表面をチヤンネル部に隣接す
るソース、ドレイン領域の部分の深さと比較して
これより深くすればよい。
ポリシリコン層からの拡散によつて形成されてい
るが必ずしもこの必要なく、たとえばフイールド
酸化膜に隣接する部分を他の導入工程に行つて、
チヤンネル部に隣接する部分のみポリシリコン層
からの拡散に行つてもよい。さらに、ソース、ド
レイン領域の形成を複数の工程で行い、したがつ
てこれら領域の深さが階段状に形成されていると
きには、チヤンネル表面をチヤンネル部に隣接す
るソース、ドレイン領域の部分の深さと比較して
これより深くすればよい。
第１図ａ乃至第１図ｄは本発明の第１の実施例
を工程順に示した断面図であり、第２図ａ乃至第
２図ｃは本発明の第２の実施例を工程順に示した
断面図である。 尚、図に於いて、１０１，２０１……シリコン
基板、１０２……窒化シリコン膜、１０３，１０
３′，２０２，２０２′……フイールド部分酸化
膜、１０４，２０３，２０４，４０５……ポリシ
リコン、１０５，１０７，２０６，２０６′，２
０７……酸化膜、１０６……チヤンネル形成部、
１０８……ソース、１０９……ドレイン、１１
０，１１１，１１２……金属配線、２０８……く
ぼみである。
を工程順に示した断面図であり、第２図ａ乃至第
２図ｃは本発明の第２の実施例を工程順に示した
断面図である。 尚、図に於いて、１０１，２０１……シリコン
基板、１０２……窒化シリコン膜、１０３，１０
３′，２０２，２０２′……フイールド部分酸化
膜、１０４，２０３，２０４，４０５……ポリシ
リコン、１０５，１０７，２０６，２０６′，２
０７……酸化膜、１０６……チヤンネル形成部、
１０８……ソース、１０９……ドレイン、１１
０，１１１，１１２……金属配線、２０８……く
ぼみである。
Claims (1)
- １ 少くともソース領域、ドレイン領域となるシ
リコン基板部分を被い、導電性を与える不純物を
含むポリシリコン膜を形成する工程と、ソース領
域の上に伸びるポリシリコン膜とドレイン領域の
上に伸びるポリシリコン膜とを残して前記ポリシ
リコン膜を選択エツチングする工程と、この選択
エツチングにより露出した前記ソース領域と前記
ドレイン領域との間のシリコン基板部分及び前記
ポリシリコン膜の表面を酸化して、前記シリコン
基板表面に薄い酸化膜を形成するとともに前記ポ
リシリコン膜表面に厚い酸化膜を形成する工程
と、前記ポリシリコン膜上の酸化膜と前記シリコ
ン基板上の酸化膜との厚さの差を利用して前記シ
リコン基板上の酸化膜をエツチング除去するとと
もに前記ポリシリコン膜上の酸化膜をその厚さの
一部のみエツチング除去する工程と、再び露出し
たシリコン基板部分を、前記ソース、ドレイン領
域の少くとも一方となる基板の領域よりも深くな
るようにエツチングする工程を含む事を特徴とす
るMOS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15196877A JPS5483778A (en) | 1977-12-16 | 1977-12-16 | Mos semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15196877A JPS5483778A (en) | 1977-12-16 | 1977-12-16 | Mos semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5483778A JPS5483778A (en) | 1979-07-04 |
| JPS6237543B2 true JPS6237543B2 (ja) | 1987-08-13 |
Family
ID=15530143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15196877A Granted JPS5483778A (en) | 1977-12-16 | 1977-12-16 | Mos semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5483778A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713769A (en) * | 1980-06-30 | 1982-01-23 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| US4324038A (en) * | 1980-11-24 | 1982-04-13 | Bell Telephone Laboratories, Incorporated | Method of fabricating MOS field effect transistors |
| JPS57141963A (en) * | 1981-02-27 | 1982-09-02 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6042866A (ja) * | 1983-08-19 | 1985-03-07 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1977
- 1977-12-16 JP JP15196877A patent/JPS5483778A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5483778A (en) | 1979-07-04 |
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