JPS6159700A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特に、メモリセル
の儂能テスト時に、複数のメモリセルの機能テストを同
時に行なうことができる半導体記憶装置に関するもので
ある。

［従来の技術］ 第６図は、従来のダイナミック型半導体記［α装置の主
に出力（読出）回路の電気的４Ｍ成を示す概略ブロック
図である。

まず、第６図に示す半導体記憶装置のａり成について説
明する。第６図において、メモリセル・７レイ１は、た
とえば２次元に配列された複数のメモリセルからなるも
のであり、個々のメモリセルは図示されていない。第６
図においては、メモリセル・アレイ１に含まれる複数の
メモリセルの中から４個のメモリセルが選択され、それ
ぞれの記憶内容が対応する前置」曽幅器２ないし５に読
出される。前置増幅器２ないし５はそれぞれ、メモリセ
ル・アレイ１から読出した信号Ｒ７〜Ｒ４を反Ｒ４）と
いう相補的な関係にある信号の相を出力する。前置増幅
器２ないし５から出力された信号（以下、内部出力信号
という）Ｒ４−Ｒ４はそれぞれ、トランジスタ６．８．
１０および１２の導通経路を介して１つのラインに結合
され、信号Ｒとして主増幅器１８の一方の入力端子に与
えられる。また、内部出力信号Ｒ１〜Ｒ４はそれぞれ、
トランジスタ７．９．１１および１３の導通経路を介し
て１つのラインに結合され、信号Ｒとして主増幅器１８
の他方の入力端子に与えられる。これらの入力信号は主
増幅器１８で増幅された後、外部出力信号として外部出
力端子１９に与えられる。

次に、第６図に示した半導体記憶装置の機能テスト時の
動作の概略について説明する。

−股に、従来の半導体記憶装置においては、半導体記憶
装置をパッケージに入れる前のウェハ状態で、メモリセ
ルの機能テストを行なっている。

この機能テストは、メモリ試験装置（図示せず）と半導
体記憶装置との間の信号のやり取りによって実行される
。たとえば、最初に半導体記憶装置を植成するすべての
メモリセルに、メモリ試８Ｂ置によって一定の論理値（
たとえばＯ″）を書込む。次に、メモリセルの記憶内容
を１ビツトずつ読出し、予め口込まれている論理値と一
致するか否かを調べることによって当該メモリセルが正
常に機能しているか否かを判定する。

以上のテスト動作を第６図を参照して説明する。

第６図において、メモリセル・アレイ１を（１４成する
すべてのメモリセルには、メモリ試験装置によって予め
０″が書込まれているものとする。これらのメモリセル
の中から４ビツトのメモリセルが選択ぎれ、それぞれが
保持している論理値すなわち“Ｏ″が前置増幅器２ない
し５に読出される。

前置１８２幅器２ないし５はそれぞれメモリビル・アレ
イ１から読出した論理値Ｒ４〜Ｒ，（”Ｏ”）と、その
相補的関係にある信号Ｒ７〜Ｒ４（“°１″）とを内部
出力信号として出力する。次に、前置増幅器２ないし５
の出力する内部出力信号のうちのどれを外部出力端子１
９へ読出すかは、サブデコード信号入力端子１４ないし
１７に与えられるサブデコード信号のいずれをハイレベ
ルにするかによって決定される。たとえば、入力端子１
４にのみハイレベルのサブデコード信号を与えると、ト
ランジスタ６、ｆｆｉよび７のみが導通状態となり、前
置増幅器２の内部出力信号Ｒ２およびＲ４がＲおよびＲ
として主増幅器１８に与えられ、増幅されて外部出力端
子１９から続出される。残りの内部出力端子を読出すた
めには、他のサブデコード信号を順次ハイレベルにすれ
ばよい。このようにして、メモリセルに書込まれた憬能
テストのための論Ｓ値は、外部出力端子ごとに１ビツト
ずつ読出され、各メモリセルの良否が開削的に判定され
る。

［発明が解決しようとする問題点］ 従来の半導体記憶装置瞥よ、上述のように、メモリセル
の機能テストを、メモリセルの記憶内容を１ビツトずつ
順次読出すことによって行なっていたので、半導体記憶
装置の大言は化に伴い、１つの半導体記憶装置あたりの
テスト時間が非常に長くなるという問題点があった。

それゆえに、この発明の主たる目的は、上）ホの問題点
を解消し、複数ビットのメモリセルから読出された論理
値がすべて同一のときにその論理ＩＵを外部出力するこ
とによって、複数のメモリセルの機能テストを同時に行
なうことができ、テスト時間を大幅に短縮することがで
きる半導体記憶装置を提供することである。

［問題点を解決するための手段］ この発明に係る半導体記憶装置は、メモリセルの機能テ
スト時に、複数のメモリセルの各々から読出された論理
値がすべて同一のときにのみ、その論理値と同じ論理値
をテスト用外部出力として出力する論理回路手段を備え
るものである。

［作用］ この発明においては、メモリセルの記憶内容を１ビツト
ずつ読出す通常の続出手段とは別に、論理回路手段を有
しているので、複数ビットのメモリセルに保持されてい
る論理値が同一であることと、その当該論理値の値と全
知ることができる。

［実施例］ 第１図は、この発明の一実施例である半導体記憶装置の
電気的構成を示す概略ブロック図である。

′ｉ４１図に示した実施例の構成は、以下の点を除いて
第６図に示した従来の半導体記憶装置の構成と同じであ
る。

すなわち、前置増幅器２ないし５の各々から出力される
内部出力信号Ｒ４〜Ｒ４を入力とするＡＮＤゲート２０
と、Ｒ１−Ｒ４を入力とするＡＮＤゲート２１とが設け
らており、さらに、ＡＮＤ゛　ゲート２０の出力に結合
された制８０９子を有するトランジスタ２２と、ＡＮＤ
ゲート２１の出力に結合された制御端子を有するトラン
ジスタ２３とからなる出力回路２４が設けられている点
である。

より詳細に説明すると、トランジスタ２２およびトラン
ジスタ２３の各々の一方の導通端子は結合されてテスト
用外部出力端子２５となり、トランジスタ２２の他方の
導通端子は、メモリセルの画面テスト時にハイレベルの
一定電圧になる信号を供給する端子２６に結合され、ト
ランジスタ２３の他方の導通端子は接地されている。

次に、第１図に示したこの発明の一実施例の動作の概略
について説明する。

まず、メモリセルの機能テスト的に、メモリ試験装置く
図示せず）によってメモリセル・アレイ１を構成するす
べてのメモリセルにたとえば、論理値“０″を書込む。

各メモリセルが正常に様０ピしていれば、各メモリセル
からは書込まれた°Ｏ°′がそのまま読出されるであろ
うし、もしも゛°０″出力が得られなければ、そのメモ
リセルは不良セルと判定される。第１図の実施例におい
て、各メモリセルが正常に機能しているとすると、各前
置増幅器２ないし５によって読出された内部出力信号Ｒ
４〜Ｒ４は、予め書込まれた論理値と同一の°“０″と
なり、その相補的信号Ｒ１〜Ｒ４は°゛１″となる。

第１図に示すように、ＡＮＤゲート２０は、４つの内部
出力信号Ｒ＋　、Ｒ２、Ｒ−およびＲ４の論理積信号Ｒ
′を出力し、ＡＮＤゲート２１は、４つの内部出力信号
Ｒ，，Ｒ２、Ｒ，およびＲ４の論理積信号Ｒ＝を出力す
る。すなわち、Ｒ１−Ｒ９がすべて“１″のときにのみ
、ＡＮＤゲート２０の出力Ｒ−は′１″となり、それ以
外の場合にはＲ′は“Ｏ１１となる。また、Ｒ７−Ｒ４
がす・べて１″のときにのみ、ＡＮＤゲート２１の出力
頁７は°１″となり、それ以外の場合にはＲ＝はＯ”と
なる。

すなわち、Ｒ７−Ｒ４がすべて１″のときには、その相
補的関係にある内部出力信号８４〜８丁はすべてＯ”と
なるので、この場合、Ｒ＝−１１１１１、Ｒ＋　ｍ　１
１０　ＩＴとなる。

また、Ｒ，〜Ｒ４がすべて゛０″のときには、その相補
的関係にある内部出力信号Ｒ４〜Ｒ４はすべて１″とな
るので、この場合Ｒ＝　−”　Ｏ”Ｒ−一゛１′°とな
る。

その他の場合、すなわちＲ４−Ｒ４に°′０″と°“１
″とが含まれる場合には、Ｒ４−Ｒ１にもＩＩ　ＯＩＩ
と１″とが含まれ、Ｒ′およびＲ′はともに°０″とな
る。

次に、上述のようにＲ＝　−”　１　”　、Ｒ”−゛０
″のときには、トランジスタ２２がオン、１〜ランジス
タ２３がオフとなる。端子２６には、ハイレベルの信号
が供給されており、テスト用外部出力端子２５には“１
”が出力される。すなわち、Ｒ５−Ｒ４がすべて１″の
ときに、同じ論理値”　ｉ　”がテスト用外部出力端子
２５から出力される。

また、Ｒ−一“Ｏ”、Ｒ−−“１″のときには、トラン
ジスタ２２がオフ、トランジスタ２３がオンとなる。ト
ランジスタ２３の一方の導通端子は接地（ローレベル）
されており、テスト用外部出力端子２５には０″が出力
される。すなわち、Ｒ７−Ｒ４がすべて゛（Ｏｎのとき
に、同じ値１１０　ＩＩがテスト用外部出力端子２５か
ら出力される。

さらに、Ｒ−−”　Ｏ”　ｓ　Ｒ−＝　”　Ｏ”　’）
　トキＬは、トランジスタ２２およびトランジスタ２３
は双方ともにオフとなり、テスト用外部出力端子２５は
高インピーダンス状態となる。したがって、Ｒ４−Ｒ４
に０“と“１″の双方が含まれる場合、すなわち内部出
力信号Ｒ４〜Ｒ４に対応する４ビツトのメモリセルの中
に正常に殿能していないメモリセルが存在する場合には
、テスト用外部出力端子２５には出力が現われない。

次に、第２図は、第１図に示したＡＮＤゲート２０およ
び２１と、第１図には示されていないがこれらのＡＮＤ
ゲートに付随する各種回路の詳綱を示す図である。

次に、第２図に示した回路の構成について説明する。第
２図に示した回路は、大きくはＡＮＤゲート２０と、Ａ
ＮＤゲート２１と、クロック信号発生回路２７と、ラッ
チ回路２８と、ラッチ回路２９とから構成されている。

ＡＮＤゲート２０の４つの入力端子３０〜３３の各々に
は、前置増幅器２〜５から内部出力信号Ｒ７〜Ｒ４が与
えられる。端子３４にはハイレベルの信号が供給されて
おり、トランジスタ３５．３６．３７および３８はオン
状態となっている。すなわち、内部出力信号Ｒ７〜Ｒ２
は、トランジスタ３９．４０．４１および４２の制御端
子に与えられる。一方ＡＮＤゲート２１の４つの入力端
子４３〜４６の各々には、前置増幅器２〜５から内部出
力信＠Ｒ＋〜Ｒ７が与えられる。端子４７には、ハイレ
ベルの信号が供給されており、トランジスタ４８．４９
゜５０６よび５１はオン状態となっている。づ°なわち
、内部出力信号Ｒ４〜Ｒ１はトランジスタ５２゜５３．
５４および５５の制ｗＪ端子に与えられる。

次に、クロック信号発生回路２７は、トランジスタ５６
および５７から構成される。トランジスタ５６の制（２
Ｉ］端子には、入力端子５８を介して基本クロック信号
φ１−が常に与えられており、１−ランジスタ５６の一
方の導通端子には、外部のメモリ試験装置（図示せず）
から機能テスト時にハイレベルとなるテストモード切換
信号ＴＭが入力端子５９を介して与えられる。また、ト
ランジスタ５７の制御端子には、同じメモリ試験装置か
らテストモード切換信号ＴＭを反転した信号ＴＭが入力
端子６０を介して与えられ、トランジスタ５７の一方の
導通端子は接地される。トランジスタ５６８よび５７の
各々の他方の導通端子は結合されて入力クロック信号φ
、をＡＮＤゲート２０のトランジスタ３９の導通端子と
ＡＮＤゲート２１トランジスタ５２の導通端子とに与え
る。

次に、ＡＮＤゲート２０の出力すなわちトランジスタ４
２の一方の導通端子はラッチ回路２８に結合される。こ
のラッチ回路２８は、端子６１に与えられる、φ１の立
上がりよりも早くローレベルに下がるクロック信号φ２
によってＲ′を予めｉｉ　Ｏｒ＋状態にしておくための
回路である。また、ラッチ回路２９も同様に、端子６２
に与えられるφ２のタイミングでＲ−を予め“Ｏ″状態
しておくための回路である。、最後にＡ　Ｎ　Ｄゲート
２０のＡＮＤ出力Ｒ′は端子６３に、ＡＮＤゲート２１
のＡＮＤ出力Ｒ−は端子６４に与えられる。

次に、第３八図ないし第３Ｄ図は第２図に示した回路の
動作を説明するための波形図である。

次に、第３八図ないし第３Ｄ図を参照して第２区に示し
た回路の動作について説明する。まず、第３Ａ図はテス
トモード時以外の通常の状態（以下、ノーマルモード）
における動作を表わしている。すなわち、外部のメモリ
試験装置からクロック信号発生回路２７の端子５９に与
えられるテストモード切換信号下Ｍは、第３Ａ図（１ン
に示すようにローレベル（Ｌ）である。また、ＴＭを反
転した信号ＴＭは第３Ａ図（５）に示すようにハイレベ
ル（Ｈ＞であり、これによってトランジスタ５７はオン
状態になっている。したがって、基本クロック信号φ１
−が第３Ａ図（２）に示すように立上がっても、φ、は
第３Ａ図（３）に示すように常にＬレベルの信号である
。また、φ２が第３Ａ図〈４）に示すようにＨレベルの
ときには、ラッチ回路２８および２９が働いて、Ｒ′お
よびＲ′が第３Ａ図（６）および（７）に示すようにＬ
レベルに保たれる。しかしながら、φ２が（４）に示す
ようにＬレベルに下がった後でも、φ１が常にＬレベル
なので、内部出力信号Ｒ１〜Ｒ，ｉ１５よびＲ１へＲ４
に関係なく、Ｒ−およびＲ−は双方ともに、第３Ａ図く
６）および（７ンに示すようにＬレベルすなわち○′″
となる。したがって、このテストモード時には第１図の
テスト用外部出力ａ子２５には出力が現われない。

次に、第３Ｂ図は、テストモード時における動作を表わ
しており、特に、Ｒ１へＲ４が１″の場合を表わしてい
る。すなわち、この場合には第３Ｂ図（１）に示すよう
にＴＭ倍信号常にＨレベルであり、（５）に示すように
ＴＭ倍信号常にＬレベルとなるので、トランジスタ５７
は常にオフ状態となる。したがって、第３Ｂ図（２）お
よび（３）に示すように、基本クロック信号φ１　′が
立上がると同時にクロック信号φ、が立上がる。

（４）に示すクロック信号φ２によってラッチ回路２８
および２９が動いている間は、Ｒ′およびＲ−は双方と
もにしレベルに１呆たれる。しかし、クロック信号φ２
がＬレベルに下がった後は、Ｒ１へＲ４がすべて１″の
ために、トランジスタ３９〜４２がすべてオン状態とな
り、Ｈレベルのクロック信号φ、がＲ−に出力されてく
６）に示すようにＲ＝　−”　１″となる。また、Ｒ，
〜Ｒ４がすべて１″のときには、８１〜尺４はすべて１
１０　Ｉ＋のため、トランジスタ５２〜５５はすべてオ
フ状態となり、Ｒ′はＬレベルのｒｒ　Ｏｐｒとなる。

したがってこのテストモード時には、第１図のテスト用
外部出力端子２５には“１″の信号が出力される。

次に、第３Ｃ図は同じくテストモード時における動作を
表わしており、待にＲ１へＲ４が０″の場合を表わして
いる。すなわち、第３Ｃ図（１）に示すようにＴＭ倍信
号常にＨレベルであり、（５）に示すようにＴ　Ｍ信号
はＬレベルとなるので、トランジスタ５７は常にオフ状
態となる。したがって、第３Ｃ図（２）および（３）に
示す、１：うに、基本クロック信号φ、′が立上がると
同時に、クロック信号φ１が立上がる。く４〉に示すク
ロック信号φ２によってラッチ回路２８および２９が動
いている間は、（６）および（７）に示すようにＲ−お
よびＲ′はＬレベルである。しかし、クロック信号φ２
が（４ンに示すようにＬレベルに下がった後は、Ｒ４へ
Ｒ４がすべてＯ′′のため、トランジスタ３９〜４２は
すべてオフ状態となり、Ｒ′の出力はＬレベルの○″と
なる。

一方、Ｒ５−Ｒ４がすべて０″のときはＲ，〜Ｅ−はす
べて゛１パのため、トランジスタ５２〜５５はすべてオ
ン状態となり、（７）に示すようにＨレベルのφ、がＲ
′に出力されてＲ＝　−”　１　”となる。したがって
、このテストモード時には第１図のテスト用外部出力端
子２５には”　ｏ　”の信号が出力される。

次に、第３Ｄ図は同じくテストモード時における動作を
表′わしており、特に、Ｒ，−Ｒ４に○″と′１″とが
含まれる場合を表わしている。すなわち、第３０図〈１
）に示すようにＴＭ倍信号常にＨレベルであり、（５）
に示すようにＴ　Ｍ　＋＝号は常にＬレベルとなるので
、トランジスタ５７は常にオフ状態となる。したがって
、第３Ｄ図（２）および（３）に示すように、基本りＯ
ツク信号φ、−が立上がると同時にクロック信号φ、が
立上がる。（４〉に示すクロック信号φ２によってうッ
チ回路２８および２つが働いている間は、（６）および
（７）に示すようにＲ＝およびＲ−はトルベルである。

そして、クロック信号φ２が（４）に示すようにトルベ
ルに下がった後でも、Ｒ１−Ｒ４のいずれかは０″であ
るため、トランジスタ３９〜４２のいずれかがオフ状態
となり、Ｒ＝の出力は（６）に示すようにトルベルの０
″となる。一方、Ｒ４−Ｒ４のいずれかも０″であるた
め、トランジスタ５２〜５５のいずれかがオフ状態どな
り、Ｒ′の出力は（７）に示ずようにトルベルの“０″
となる。したがって、このテストモードＯＬには、第１
図のテスト用外部出力端子２５は高インピーダンス状態
となり、出力が現われない。

さらに、第１図に示した出力回路２４を１増幅器１８に
組み入れ、テストモード切換信号ＴＭの切換えによって
１つの外部出力端子１９から、ノーマルモードの外部出
力と、第１図の実施例でテスト用外部出力端子２５から
出力されたテストモードのテスト外部出力とを交互に出
力することも可能である。

第４図は、上述のようにテスト用の外部出力回路を並ね
た主増幅器１８の回路図である。まず、第４図に示す回
路の溝底について説明する。

端子６５には、従来のサブデコード信号によって選択さ
れた内部信号Ｒが与えられ、端子６６にも同じくサブデ
コード信号によって選択された内部信号Ｒが与えられる
。さらに、端子６７および６８には、ＡＮＤゲート２ｏ
の出力Ｒ′が与えられ、端子６９および７０には、ＡＮ
Ｄゲート２１の出力Ｒ−が与えられる。また、端子７１
にはＴＭ倍信号反転したＴＭ倍信号与えられ、端子７２
には主増幅器全体を活性化する信号φ４が与えられ、端
子７３には主増幅器活性化前のイコライズ信号φ５が与
えられ、端子７４には同じイコライズ信号φ６が与えら
れる。トランジスタ７５および７６は、φ４によって主
増幅器全体が活性化される前に、ノードＮ１およびＮ２
をトルベルにする信号φフを発生するための回路である
。端子６５に与えられたＲは、ＴＭによって制御される
トランジスタ７７を介して、活性化信号φ４に結合され
たトランジスタ７８の制御端子に結合される。

また、端子６６に与えられたＲは、ＴＭによって制御さ
れるトランジスタ７９を介して、活性化信号φ４に結合
されたトランジスタ８０の制ｔｌＩｌ喘子に結合される
。さらに、トランジスタ７８の一方の導通端子は、出力
回路を構成するトランジスタ８１の制御端子に結合され
、トランジスタ８０の一方の導通端子は同じく出力回路
を構成するトランジスタ８２の制御端子に結合される。

また、９＋ｉｌ子６７に与えられたＲ′は、トランジス
タ８３の制ｗＪ端子に与えられ、端子８４から供給され
るトルベルの一定電圧の信号はトランジスタ８３を介し
てトランジスタ７８の制ｔｆｉｌ端子に結合される。

また、端子６９に与えられたＲ′はトランジスタ８５の
制御端子に与えられ、端子８６から供給されるトルベル
の一定電圧の信号はトランジスタ８５を介してトランジ
スタ８０の制ｍ端子に結合される。また、ＴＭ倍信号テ
ストモードのトルベルのときに、トランジスタ７１はオ
フとなり、基本クロック信号φ７′が入力クロック信号
φ、として、トランジスタ７５の一方の導通端子から出
力され、トランジスタ８７および８８のｔ！ｆ’ｌ　’
５０　Ｎ子に与えられる。さらに、端子７ｏに与えられ
たＲ＝はトランジスタ８つの＄１　ｆｌｕ　’ＩＮ子に
結合され、端子６８に与えられたＲ−はトランジスタ９
０の制御端子に結合される。

端子９１にはトルベルの信号が供給されているため、ト
ランジスタ８１の制御ＫＩＱ’Ｍ子にトルベルの信号が
、トランジスタ８２の制御端子にトルベルの信号が与え
られたときに、外部出力端子１つにはトルベルの信号Ｉ
Ｉ　１　Ｉ＋が出力され、トランジスタ８１の制ｍＱ子
にトルベルの信号が、トランジスタ８２の制御２Ｉ］端
子にトルベルの信号が与えられたときに、外部出力端子
１つにはトルベルの信号＋ｉ　０　ｎが出力され、トラ
ンジスタ８１および８２の双方の制御端子にトルベルの
信号が与えられたときには、外部出力端子１９は高イン
ピーダンス状態（開放状態）となる。

次に、第５八図ないし第５Ｄ図は第４図に示した回路の
動作を説明するための波形図である。

次に、第５八図ないし第５Ｄ図を参照して、第４図に示
した回路の動作について説明ツる。まず、第５Ａ図はノ
ーマルモードにおける動作を表わしている。すなわち、
Ｔ　Ｍ信号はＬレベルであり、Ｔ　：’ｖｌ信号は１（
レベルであり、１−ランジスタフ７および７つはオン状
態となる。したがって、ＲおよびＲは、トランジスタ７
８および８０の制御９１１子に与えられる。次に、（５
）に示すタイミングで、φ、がＨレベルに立上がると、
キれ以後はトランジスタ７８の制御端子に与えられてい
る信号Ｒがトランジスタ８１の制御端子に与えられ、ト
ランジスタ８０のｔｌＪ　１２１］端子に与えられてい
る信号Ｒがトランジスタ８２の制御端子に与えられ、外
部出力端子１つからは（１０）に示すようなノーマル・
モードの信号が出力される。

次に、第５Ｂ図は、テストモードにおいて、待にＲ′−
“’１”（Ｒ＋〜Ｒ，−”１”ンかつＲ−一“○”（Ｒ
，〜Ｒ，−”Ｏ”）の場合の動作を説明するための波形
図である。この場合、ＴＭ倍信号Ｈレベルであり、ＴＭ
倍信号Ｌレベルであり、トランジスタ７７および７つは
オフ状態となる。

次に（５）に示すタイミングでφ４がＨレベルに立上が
ると、それ以後はトランジスタ８３の制御端子に与えら
れているＲ−がトランジスタ８１の制ｔｉｌｌ　端子に
与えられ、トランジスタ８５の制（２１Ｉｉ子に与えら
れているＲ′がトランジスタ８２の制御２（Ｉ端子に与
えられ、外部出力端子１９からはく１０）に示すように
、Ｒ４−Ｒ４と等しい論理値１１１　Ｉ＋が出力される
。

次に、第５Ｃ図は、テストモードにおいて、待にＲ−−
”Ｏ”　　（Ｒ＋　〜Ｒ４−”Ｏ”　）　かつＦ＜　−
＝″“１”　（Ｒ，〜Ｒ，−”１”）の場合の動作を説
明するための波形図である。すなわち、ＴＭ倍信号Ｈレ
ベルであり、ＴＭ倍信号Ｌレベルであり、トランジスタ
７７および７９はオフ状態となり、次に（５）に示すタ
イミングでφ４がＨレベルに立上がると、それ以後はト
ランジスタ８３の制御端子に与えられているＲ′がトラ
ンジスタ８１の制ｔＩＩｉｔｆ子に与えられ、トランジ
スタ８５の制’ＩｆＪ’Ａ子に与えられているＲ−がト
ランジスタ８２の制御ＩＯＮ子に与えられ、外部出力端
子１９からは（１０）に示すようにＲ４−Ｒ４と等しい
論理値“Ｏ゛が出力される。

次に、第５Ｄ図はテストモードにおいて、待にＲ”　−
”○”　（Ｒ＋　〜Ｒ４ニ”Ｏ”　（！：　”１　”　
トｌｆｉと１″とが含まれる）の場合の動作をＨｉｔ明
するための波形図である。この場合、ＴＭ倍信号Ｈレベ
ルであり、ＴＭ倍信号Ｌレベルであり、トランジスタ７
７および７つはオフ状態となる。次に（５）に示すタイ
ミングでφ４がＨレベルに立上がると、それ以後はトラ
ンジスタ８３の制９１目１１子に与えられているＲ′が
トランジスタ８１の制９１１端子に与えられ、トランジ
スタ８５の制御１１子に与えられているＲ−がトランジ
スタ８２の制御９：１１子に与えられ、外部出力端子１
９は（１０〉に示すように高インピーダンス状態となる
。

以上のように、ＡＮＤゲートを用いて４ビツトのメモリ
セルの記憶内容を１つのＡＮＤ出力信号（４ピツトＩ退
信丹）にまとめることによって、外部出力端子から出力
された論理値が４ビツトのメモリセルのすべてに記憶さ
れているものと判断することができ、その論理値がテス
トのためにメモリセルに予め書込んだ論理値と等しけれ
ば、４ビツトのメモリセルはすべて正しく機能している
ものと考えることができ、また、論理頃が出力されない
とき、すなわち外部出力端子が高インピーダンス状態の
ときには、４ビツトのメモリセルの中に“ｏ″を記憶し
ているメモリセルと１″を記憶しているメモリセルとが
含まれており、少なくとも１つのメモリセルが不良であ
ることがわかる。

なお、このような場合４ビツトのメモリセルの　　・中
からさらに不良セルを１存定する必要があるときは、テ
ストモードをノーマルモードに切換え、不良セルが含ま
れている４ピツ１へのメモリセルのグループを通常の読
出手段によって順次読出し、１ビツトずつ判定すればよ
い。

また、上述の実施例では、１つの外部出力信号に対し４
ビツトのメモリセルがら記憶内容が読出される半導体記
憶￥ｉ置について説明したが、これは何ビットであって
もよく、半導体記憶装置ｉｆｆの型式も上述のダーｒナ
ミック型半導体記憶賃買に限らずどのような型式のもの
であってもよい。

ざらに、複数ピッ１〜の並列］込手段をｉＲね（佑えれ
ば、さらにテスト時間を短縮できることは明白で６）る
。

［発明の効果］ 以上のように、この発明によれば、簡単な回路構成の論
理回路を複数ビット（ｎビット）のメモリセルごとに１
つ設けることに才って、ｎビットのメモリセルの根面テ
ストをｎビットごとにまとめて同時に行なうことができ
るので、機能テスト時のメモリセルのテス１へ時間を１
ピツトあたり１／’ｎに短縮することができ、大容蚤の
半導体記憶装置であっても、そのテスト時間を大幅に短
縮づ゛ることかできる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気的イ苫成を示す概略
ブロック図である。第２図は第１図に示したＡ　Ｎ　Ｄ
ゲートの詳細を示す回路図である。第３八図ないし第３
Ｄ図は、第２図に示した回路の動作を説明するための波
形図である。第４図はこの発明の一実施例を構成する主
増幅器の回路図である。第５八図ないし第５Ｄ図は第４
図に示した回路の動作を説明するための波形図である。 第６図は従来の半導体記憶装置の電気的構成を示す概略
ブロック図である。 図において、１はメモリセル・アレイ、２．３゜４．５
は前置増幅器、１８は主増幅器、１つは外部出力端子、
２ｏ、２１はＡＮＤゲート、２４は出力回路、２５はテ
スト用外部出力端子、２７はクロック信号発生回路、２
８．２９はラッチ回路を示す。 第３Ａ　ｌ固 （７）　　Ｒ’　　Ｌ 第３Ｃ図 （＋）ＴＭＨ （７）マ　、□ １区ｎ１＆り纜　ｄ　≧俟　主５　　Σ←　　　へ１ヒ 更　倉♀　Ｑ　’−ＯＣ’−ｃｔｓ　Ｏ’）　　？’：
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書芸二

Claims (3)

【特許請求の範囲】
1. （１）複数ビットのメモリセルと、 前記メモリセルの各々に保持されている論理値を読出し
   て出力する複数の内部出力信号発生手段と、 前記複数の内部出力信号発生手段の各々から出力される
   複数の論理値の中からｎ（ｎは２以上の整数）ビットご
   とに１つの論理値を選択して出力する少なくとも１つの
   信号選択手段と、 前記信号選択手段ごとに選択された論理値を出力する外
   部出力端子とを有する、半導体記憶装置であつて、 前記内部出力信号発生手段から出力される論理値がすべ
   て同一のときに、当該論理値を出力する論理回路手段と
   、 前記メモリセルの機能テスト時にのみ、前記論理回路手
   段を機能させるためのテストモード切換手段とを備えた
   、半導体記憶装置。
2. （２）前記内部出力信号発生手段は、前記論理値と相補
   的関係にある論理値を出力し、 前記論理回路手段は、 出力端子と、 一定電圧の信号を供給する信号源と、 前記内部出力信号発生手段から出力される論理値の中か
   らｎビットの論理値の論理積を出力する第１の論理積回
   路と、 前記ｎビットの論理値の各々と相補的関係にある論理値
   の論理積を出力する第２の論理積回路と、前記第１の論
   理積回路の出力を入力とする制御端子と、前記信号源に
   接続された第１の導通端子と、前記出力端子に接続され
   た第２の導通端子とを有する第１のスイッチング手段と
   、 前記第２の論理積回路の出力を入力とする制御端子と、
   接地された第１の導通端子と、前記出力端子に接続され
   た第２の導通端子とを有する第２のスイッチング手段と
   を含む、特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記論理回路手段の出力は、前記外部出力端子を
   介して出力される、特許請求の範囲第１項記載の半導体
   記憶装置。