JPH0482080A - 静的ランダムアクセスメモリ - Google Patents
静的ランダムアクセスメモリInfo
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は一般にメモリに関し、特に静的ランダムアクセ
スメモリ（ＳＲＡＭ）に係わるものである。
スメモリ（ＳＲＡＭ）に係わるものである。
（従来の技術）
マイクロプロセッサまたは同様のデータ プロセッシン
グコンピュータの基本的ユニットの一つにランダム−ア
クセスメモリすなわちＲＡＭがあり、ＲＡＭでは、デー
タは複数のアドレス位置に、二つの別々の論理レベル中
の一つすなわち論理１または論理０として蓄積される。
グコンピュータの基本的ユニットの一つにランダム−ア
クセスメモリすなわちＲＡＭがあり、ＲＡＭでは、デー
タは複数のアドレス位置に、二つの別々の論理レベル中
の一つすなわち論理１または論理０として蓄積される。
論理信号は、蓄積された信号を読み出したい位置にアド
レスすることによりいかなるアドレス位置からでも読み
出すことができる。また新しい論理信号を、望むアドレ
ス位置を選ぶと同様のアドレス操作を使用して、いかな
る選ばれたアドレス位置にも書き込むことができ、新し
い論理信号は望ましいアドレス位置に、その位置にあら
かじめ蓄積されている論理信号と置き換えて書き込まれ
る。
レスすることによりいかなるアドレス位置からでも読み
出すことができる。また新しい論理信号を、望むアドレ
ス位置を選ぶと同様のアドレス操作を使用して、いかな
る選ばれたアドレス位置にも書き込むことができ、新し
い論理信号は望ましいアドレス位置に、その位置にあら
かじめ蓄積されている論理信号と置き換えて書き込まれ
る。
一般に二つの型のＲＡＭが使用される。一つの型のＲＡ
Ｍは、ダイナミックＲＡＭすなわちＤＲＡＭで、代表的
なりＲＡＭは、各アドレス位置に単一ＭＯＳトランジス
タとそれに接続されたコンデンサからなるメモリセルを
含み、コンデンサにおける電荷の有無が、それぞれ蓄積
された論理１または論理Ｏを示す、読み出し操作中にコ
ンデンサの電荷は、アクセストランジスタを通して、セ
ルが接続されているコラムラインに分配される。
Ｍは、ダイナミックＲＡＭすなわちＤＲＡＭで、代表的
なりＲＡＭは、各アドレス位置に単一ＭＯＳトランジス
タとそれに接続されたコンデンサからなるメモリセルを
含み、コンデンサにおける電荷の有無が、それぞれ蓄積
された論理１または論理Ｏを示す、読み出し操作中にコ
ンデンサの電荷は、アクセストランジスタを通して、セ
ルが接続されているコラムラインに分配される。
コラムラインは検知増幅器に接続され、それは典型的に
はダミーセルに接続され、コラムライン上のデータ信号
に基づく増幅された信号を作る。
はダミーセルに接続され、コラムライン上のデータ信号
に基づく増幅された信号を作る。
コンデンサ上の電荷は時間とともに減少するので、ＤＲ
ＡＭメモリセル中のデータを周期的にリフレッシュする
必要がある。この目的のために、ＤＲＡＭは比較的複雑
なリフレッシュおよび関連したクロック回路をもつ。
ＡＭメモリセル中のデータを周期的にリフレッシュする
必要がある。この目的のために、ＤＲＡＭは比較的複雑
なリフレッシュおよび関連したクロック回路をもつ。
他の通常のＲＡＭは、静的ラムすなわちＳＲＡＭで、そ
こでデータはフリップフロップまたはラッチ中の二つの
データノードにおける電圧レベルにより表わされ、ラッ
チはアクセストランジスタにより、コラムまたはビット
ラインに、ついで検知増幅器に連結される。ラッチに蓄
積されたデータは減衰しないので、ＲＡＭ中に余分のリ
フレッシュ回路を必要としない、一般にＤＲＡＭメモリ
セルに用いられる単一のＭＯＳトランジスタとコンデン
サに比較して、通常のＳＲＡＭセルは基本的には少なく
とも６個のＭＯＳトランジスタを必要とする。
こでデータはフリップフロップまたはラッチ中の二つの
データノードにおける電圧レベルにより表わされ、ラッ
チはアクセストランジスタにより、コラムまたはビット
ラインに、ついで検知増幅器に連結される。ラッチに蓄
積されたデータは減衰しないので、ＲＡＭ中に余分のリ
フレッシュ回路を必要としない、一般にＤＲＡＭメモリ
セルに用いられる単一のＭＯＳトランジスタとコンデン
サに比較して、通常のＳＲＡＭセルは基本的には少なく
とも６個のＭＯＳトランジスタを必要とする。
前記のそれぞれのメモリセル配置のために、ＳＲＡＭと
ＤＲＡＭはたがいに関連するいくつかの主要な利点と欠
点をもつ、すなわちメモリセルを形成するのに、一つの
ＭＯＳ）−ランジスタとコンデンサですむＤＲＡＭは、
ＳＲＡＭに比較して製作にわずかな面積、典型的には１
／１０の面積しか要せず、また蓄積データのビット当た
りのコストも小さいので、−層高密度を可能にする。し
かしリフレッシュが必要なために、ＤＲＡＭは外部のク
ロックとリフレッシュ操作を行なわなければならない。
ＤＲＡＭはたがいに関連するいくつかの主要な利点と欠
点をもつ、すなわちメモリセルを形成するのに、一つの
ＭＯＳ）−ランジスタとコンデンサですむＤＲＡＭは、
ＳＲＡＭに比較して製作にわずかな面積、典型的には１
／１０の面積しか要せず、また蓄積データのビット当た
りのコストも小さいので、−層高密度を可能にする。し
かしリフレッシュが必要なために、ＤＲＡＭは外部のク
ロックとリフレッシュ操作を行なわなければならない。
こうしてＤＲＡＭは多くの比較的複雑な周辺回路とタイ
ミング回路を要し、その結果ＳＲＡＭより少ないアクセ
スタイムで作動する。−方ＳＲＡＭは、外部のクロック
とリフレッシュ操作を要しないので使用し易く、−層迅
速なアクセスタイムをもつが、ＤＲＡＭと比較して不利
な点は、より低密度でビット当たりのコストがさらに高
いことである。
ミング回路を要し、その結果ＳＲＡＭより少ないアクセ
スタイムで作動する。−方ＳＲＡＭは、外部のクロック
とリフレッシュ操作を要しないので使用し易く、−層迅
速なアクセスタイムをもつが、ＤＲＡＭと比較して不利
な点は、より低密度でビット当たりのコストがさらに高
いことである。
この状態は長年の間続き、操作速度の遅いＤＲＡＭでも
、その高密度と低コストのためにＳＲＡＭよりも多く使
用されている。こうしてランダムアクセスが要求される
多くの場合、ＳＲＡＭは、伝統的に迅速な操作速度をも
っていても、先天的に低い密度と高コストのために、マ
イクロプロセッサの設計者に選ばれなかった。
、その高密度と低コストのためにＳＲＡＭよりも多く使
用されている。こうしてランダムアクセスが要求される
多くの場合、ＳＲＡＭは、伝統的に迅速な操作速度をも
っていても、先天的に低い密度と高コストのために、マ
イクロプロセッサの設計者に選ばれなかった。
メモリの設計分野における多くの研究者達は、一つのＳ
ＲＡＭ中でＤＲＡＭのもついくつかの利点を具体化しよ
うとしたが、これらの努力の例はつぎの諸論文中に述べ
られている。
ＲＡＭ中でＤＲＡＭのもついくつかの利点を具体化しよ
うとしたが、これらの努力の例はつぎの諸論文中に述べ
られている。
花材その他、「内部リフレッシュ回路をもつ２５６Ｋ
ＣＭＯ３ＳＲＡＭＪ １９８７年ＩＥＥＥ国際ソリッド
ステート回路会議録、Ｐ、２５０、シュスターその他、
「静的ＲＡＭＪ １９８４年ＩＥＥＥ国際ソリッドステ
ート回路会議録、Ｐ。
ＣＭＯ３ＳＲＡＭＪ １９８７年ＩＥＥＥ国際ソリッド
ステート回路会議録、Ｐ、２５０、シュスターその他、
「静的ＲＡＭＪ １９８４年ＩＥＥＥ国際ソリッドステ
ート回路会議録、Ｐ。
２２６、
浜田その他、「実質的に静的ＲＡＭモードをもつ、３０
μＡデ一タ保留変形ＳＲＡＭＪソリッドステート回路Ｉ
ＥＥＥ誌、２３巻１号、１９８８年２月、 野上その他「１メガビツトの実質的ＳＲＡＭＪソリッド
ステート回路ＩＥＥＥ誌、５ｃ−２１巻５号、１９８８
年１０月、 川水その他ｒ２８８Ｋ ＣＭＯ８変形ＳＲＡＭＪソリッ
ドステート回路ＩＥＥＥ誌、５ｃ−１８巻５号、１９８
４年１０月、 かかる状態は、マイクロプロセッサが比較的遅い速度で
操作される限り一般に許容されていたが、最近のマイク
ロプロセッサの設計には、Ｉｎｔｅｌ ８０３８６の
ように、−層高速のメモリ、特にキャッシュメモリを必
要とするようになった。
μＡデ一タ保留変形ＳＲＡＭＪソリッドステート回路Ｉ
ＥＥＥ誌、２３巻１号、１９８８年２月、 野上その他「１メガビツトの実質的ＳＲＡＭＪソリッド
ステート回路ＩＥＥＥ誌、５ｃ−２１巻５号、１９８８
年１０月、 川水その他ｒ２８８Ｋ ＣＭＯ８変形ＳＲＡＭＪソリッ
ドステート回路ＩＥＥＥ誌、５ｃ−１８巻５号、１９８
４年１０月、 かかる状態は、マイクロプロセッサが比較的遅い速度で
操作される限り一般に許容されていたが、最近のマイク
ロプロセッサの設計には、Ｉｎｔｅｌ ８０３８６の
ように、−層高速のメモリ、特にキャッシュメモリを必
要とするようになった。
より高速メモリへの要求を満足させる一つの試みとして
、ＳＲＡＭがＤＲＡＭと連結するキャッシュメモリとし
てマイクロプロセッサに使用された。
、ＳＲＡＭがＤＲＡＭと連結するキャッシュメモリとし
てマイクロプロセッサに使用された。
この設計の意図は、ＳＲＡＭのより高速操作速度の利点
をとり、一方、より高密度と低コストのためにＤＲＡＭ
を使用するものであった。しかしこのＳＲＡＭとＤＲＡ
Ｍの連結使用は、アドレッシングおよび用いられる二つ
の型のランダム−アクセスメモリの制御に関し、全シス
テムの複雑性を増すことになった。
をとり、一方、より高密度と低コストのためにＤＲＡＭ
を使用するものであった。しかしこのＳＲＡＭとＤＲＡ
Ｍの連結使用は、アドレッシングおよび用いられる二つ
の型のランダム−アクセスメモリの制御に関し、全シス
テムの複雑性を増すことになった。
（発明が解決しようとする課題）
したがって本発明の目的は、より少数のトランジスタを
使用し、より小面積に納まるＳＲＡＭメモリセルを提供
することである。
使用し、より小面積に納まるＳＲＡＭメモリセルを提供
することである。
本発明のさらに一般的目的は、密度とコストの点で現在
のＤＲＡＭに匹敵する、ＳＲＡＭ用メモリセルを提供す
ることで、それは現在のＤＲＡＭより高速で操作され、
それにより従来使用されてきた低コストでより高密度の
ＤＲＡＭの利用分野に、高速のＳＲＡＭの使用を可能に
するものである。
のＤＲＡＭに匹敵する、ＳＲＡＭ用メモリセルを提供す
ることで、それは現在のＤＲＡＭより高速で操作され、
それにより従来使用されてきた低コストでより高密度の
ＤＲＡＭの利用分野に、高速のＳＲＡＭの使用を可能に
するものである。
（課題を解決するための手段とその効果）これらの目的
のために本発明は、現在の技術状態のＳＲＡＭメモリセ
ルにおいて典型的に使用される６個のＭＯＳトランジス
タに比較して、ただ４個のＭＯＳトランジスタを必要と
するＳ ＲＡＭ用メモリセルを提供するものである。二
つのトランジスタは交差連結されたフリップフロップと
して接続され、カレントシンク トランジスタとして作
用する。他の二つのトランジスタは、データリフレッシ
ュ操作中は負荷抵抗として、読み出し、書き込み操作中
はパストランジスタとして作用し、後者の二つのトラン
ジスタの利得は、カレントシンク トランジスタのそれ
より小さい。リフレッシュおよび読み出し−書き込み操
作中のセルの操作は、２個の低利得トランジスタの制御
端子に加えられる制御またはワードライン電圧の異なる
レベルにより制御される。
のために本発明は、現在の技術状態のＳＲＡＭメモリセ
ルにおいて典型的に使用される６個のＭＯＳトランジス
タに比較して、ただ４個のＭＯＳトランジスタを必要と
するＳ ＲＡＭ用メモリセルを提供するものである。二
つのトランジスタは交差連結されたフリップフロップと
して接続され、カレントシンク トランジスタとして作
用する。他の二つのトランジスタは、データリフレッシ
ュ操作中は負荷抵抗として、読み出し、書き込み操作中
はパストランジスタとして作用し、後者の二つのトラン
ジスタの利得は、カレントシンク トランジスタのそれ
より小さい。リフレッシュおよび読み出し−書き込み操
作中のセルの操作は、２個の低利得トランジスタの制御
端子に加えられる制御またはワードライン電圧の異なる
レベルにより制御される。
読み出し操作の間、カレントシンク トランジスタはパ
ストランジスタを通してデータラインまたはビットライ
ンに連結され、セル中に蓄積されたデータに応じて、一
つのビットラインの電圧は他のビットラインの電圧より
低くなる。この電圧差は検知増幅器で検知され、アクセ
スセルのデータを表わす。
ストランジスタを通してデータラインまたはビットライ
ンに連結され、セル中に蓄積されたデータに応じて、一
つのビットラインの電圧は他のビットラインの電圧より
低くなる。この電圧差は検知増幅器で検知され、アクセ
スセルのデータを表わす。
書き込み操作の間、ワードラインがより高レベルに上昇
することに加え、論理ｌまたは０のいずれがメモリセル
に書込まれるかにしたがって、ビットラインに接続され
たトランジスタは、一つのビットラインの電圧を引き下
げるように操作される。
することに加え、論理ｌまたは０のいずれがメモリセル
に書込まれるかにしたがって、ビットラインに接続され
たトランジスタは、一つのビットラインの電圧を引き下
げるように操作される。
リフレッシュ操作の間、ワードラインに加えられた電圧
はより低レベルにあるので、読み出し、書き込み操作の
間と同様に、メモリセル中の上位トランジスタが、パス
トランジスタとしてより、セルの負荷トランジスタとし
て作動する。もし前記リフレッシュに続いて、メモリセ
ルのデータノード電圧に、漏洩電流による若干の減衰が
生じると、論理レベル１および０の両方の望ましいレベ
ルまで、データノード電圧の再生またはリフレッシュが
行われ、リフレッシュされたセル中に書き込み操作が偶
発的に起きないように、ビットラインに連結されたトラ
ンジスタのサイズが選ばれる。
はより低レベルにあるので、読み出し、書き込み操作の
間と同様に、メモリセル中の上位トランジスタが、パス
トランジスタとしてより、セルの負荷トランジスタとし
て作動する。もし前記リフレッシュに続いて、メモリセ
ルのデータノード電圧に、漏洩電流による若干の減衰が
生じると、論理レベル１および０の両方の望ましいレベ
ルまで、データノード電圧の再生またはリフレッシュが
行われ、リフレッシュされたセル中に書き込み操作が偶
発的に起きないように、ビットラインに連結されたトラ
ンジスタのサイズが選ばれる。
本発明は、前記動作の遂行と以下に述べるさらに広い目
的のために、添付の特許請求の範囲で限定され、かつつ
ぎの発明の詳細な説明において記述され、付図を参照し
て考察された。ＳＲＡＭメモリセルに関するものである
。
的のために、添付の特許請求の範囲で限定され、かつつ
ぎの発明の詳細な説明において記述され、付図を参照し
て考察された。ＳＲＡＭメモリセルに関するものである
。
第１図に、本発明のＳＲＡＭセルが有利に用いられてい
るタイプの代表的な１６にランダムアクセスメモリを示
す、そこに示されているメモリの構成は、記述を簡単に
するために、−度に１ビツトアクセスできるとして示さ
れ、たとえば、メモリは異なる数のメモリセル、代表的
には３２Ｋ。
るタイプの代表的な１６にランダムアクセスメモリを示
す、そこに示されているメモリの構成は、記述を簡単に
するために、−度に１ビツトアクセスできるとして示さ
れ、たとえば、メモリは異なる数のメモリセル、代表的
には３２Ｋ。
６４Ｋまた＆禽さらに多くのセルを含むことができるが
、それは図より明らかなように正方形というよりむしろ
長方形である。第１図に概略的に示されたメモリはＤＲ
ＡＭとＥＦＲＯＭの両方に使用されるが、ここでは本発
明の主題である改良されたＳＲＡＭに関して示されてい
ることが理解される。
、それは図より明らかなように正方形というよりむしろ
長方形である。第１図に概略的に示されたメモリはＤＲ
ＡＭとＥＦＲＯＭの両方に使用されるが、ここでは本発
明の主題である改良されたＳＲＡＭに関して示されてい
ることが理解される。
第１図のメモリは、１２８−コラムマトリックスにおけ
る１２８０つに配置された複数のビットを含むが、各ビ
ットは、論理１または論理０のいずれかであるバイナリ
−データを蓄積された１ビツトを表す、１２８ワードラ
インＷｎ （Ｗｌ−Ｗ１２８）に加えられるワードライ
ンアドレス信号は、垂直コラムまたはビットをアドレス
するが。
る１２８０つに配置された複数のビットを含むが、各ビ
ットは、論理１または論理０のいずれかであるバイナリ
−データを蓄積された１ビツトを表す、１２８ワードラ
インＷｎ （Ｗｌ−Ｗ１２８）に加えられるワードライ
ンアドレス信号は、垂直コラムまたはビットをアドレス
するが。
ワードラインデコーダとドライバ１０中で作られる。ド
ライバは、７ビツトのワードラインアドレスの論理レベ
ルに応じて作動するが、それは選ばれたビットアドレス
のコラムに相当する１２８−ポジティブ進行ワードライ
ン信号の一つを発生するためその入力に加えられる。同
様に１２８水平データラインＤｎ（Ｄｉ−Ｄ１２８ンの
一つが、１２８出力のポジティブ−進行部であるデータ
ラインデコーダとセレクタ２０で作られた５ｎ（８１−
８１２８）により選ばれる。データセレクトトランジス
タＱｎ （Ｑ １−Ｑ １２８）は、メモリの共通デー
タラインＤと１２８０ウライン間にそれぞれ接続され、
トランジスタＱｌ−Ｑ１２８のゲートは、データライン
セレクタ２０の出力端子にそれぞれ連結される。ポジテ
ィブ進行Ｓｎ信号は、その関連するＮＭＯＳデータ セ
レクション トランジスタＱｎをターンオンする。デー
タラインＤｉ−Ｄ１２８の中からただ一つ選ばれる、す
なわちただ一つの出力デコードＳｎ信号が、デコーダ２
０の入力に加えられた７ビツトデータラインアドレスと
ともに、常にポジティブに進行する。
ライバは、７ビツトのワードラインアドレスの論理レベ
ルに応じて作動するが、それは選ばれたビットアドレス
のコラムに相当する１２８−ポジティブ進行ワードライ
ン信号の一つを発生するためその入力に加えられる。同
様に１２８水平データラインＤｎ（Ｄｉ−Ｄ１２８ンの
一つが、１２８出力のポジティブ−進行部であるデータ
ラインデコーダとセレクタ２０で作られた５ｎ（８１−
８１２８）により選ばれる。データセレクトトランジス
タＱｎ （Ｑ １−Ｑ １２８）は、メモリの共通デー
タラインＤと１２８０ウライン間にそれぞれ接続され、
トランジスタＱｌ−Ｑ１２８のゲートは、データライン
セレクタ２０の出力端子にそれぞれ連結される。ポジテ
ィブ進行Ｓｎ信号は、その関連するＮＭＯＳデータ セ
レクション トランジスタＱｎをターンオンする。デー
タラインＤｉ−Ｄ１２８の中からただ一つ選ばれる、す
なわちただ一つの出力デコードＳｎ信号が、デコーダ２
０の入力に加えられた７ビツトデータラインアドレスと
ともに、常にポジティブに進行する。
選ばれたすなわち正のワードラインＷｎとデータライン
Ｄｎの信号が、アドレスすなわちセレクト垂直ワードラ
インと水平データラインが交差する位置に、セレクトビ
ットのロウとコラムを確定する。第１図ではデータライ
ンＤｎは簡単のため単線として示されるが、各ビットに
行く１対の相補データラインをもつのが普通である。こ
のような構成では、１対のＮＭＯＳデータセレクトトラ
ンジスタが、第１図のメモリに示された単一データトラ
ンジスタよりむしろ各データラインに含まれる。
Ｄｎの信号が、アドレスすなわちセレクト垂直ワードラ
インと水平データラインが交差する位置に、セレクトビ
ットのロウとコラムを確定する。第１図ではデータライ
ンＤｎは簡単のため単線として示されるが、各ビットに
行く１対の相補データラインをもつのが普通である。こ
のような構成では、１対のＮＭＯＳデータセレクトトラ
ンジスタが、第１図のメモリに示された単一データトラ
ンジスタよりむしろ各データラインに含まれる。
アドレスされたデータビットは共通ラインＤに接続され
、それは検知増幅器１２の入力端子に接続される。検知
増幅器の出力端子は出力緩衝増幅器１４の入力端子に接
続され、その出力はデータアウトパッド１６に接続され
る。また共通データラインＤはＮＭＯ８書き込みトラン
ジスタＮ５のソースに、そのドレインはデータ入力緩衝
増幅器１８の出力端子に、緩衝増幅器１８の入力端子は
データ インパッド２２に接続され、トランジスタＮ５
のゲートは書き込み信号を受は取る。
、それは検知増幅器１２の入力端子に接続される。検知
増幅器の出力端子は出力緩衝増幅器１４の入力端子に接
続され、その出力はデータアウトパッド１６に接続され
る。また共通データラインＤはＮＭＯ８書き込みトラン
ジスタＮ５のソースに、そのドレインはデータ入力緩衝
増幅器１８の出力端子に、緩衝増幅器１８の入力端子は
データ インパッド２２に接続され、トランジスタＮ５
のゲートは書き込み信号を受は取る。
第１図のメモリで、読み出し操作実施中は、つのワード
ラインＷｎが高電位にされ、ＮＭＯＳデータセレクトト
ランジスタＱｎの一つが選ばれ、すなわちターンオンさ
れて、選ばれたビット中に蓄積されたデータは検知増幅
器１２に送られ、それから読み出しデータが出力緩衝増
幅器１４を通って、代表的な大型外部コンデンサを駆動
する。
ラインＷｎが高電位にされ、ＮＭＯＳデータセレクトト
ランジスタＱｎの一つが選ばれ、すなわちターンオンさ
れて、選ばれたビット中に蓄積されたデータは検知増幅
器１２に送られ、それから読み出しデータが出力緩衝増
幅器１４を通って、代表的な大型外部コンデンサを駆動
する。
書き込み操作の間、新しいデータが書込まれるコラムま
たはビットに相当する一つのワードラインＷｎが高電位
にされ、トランジスタＮ５が高電位の書き込み信号によ
りターンオンされる。さらに新しいデータが書き込まれ
ているビットロウに対する、一つの選ばれたパス トラ
ンジスタＱｎがターンオンされる。入力緩衝増幅器１８
からのデータは、トランジスタＮ５とセレクトされたバ
ス トランジスタＱｎを通ってセレクトビットに送られ
、明確な論理１またはＯの信号でセレクトビットを駆動
する。
たはビットに相当する一つのワードラインＷｎが高電位
にされ、トランジスタＮ５が高電位の書き込み信号によ
りターンオンされる。さらに新しいデータが書き込まれ
ているビットロウに対する、一つの選ばれたパス トラ
ンジスタＱｎがターンオンされる。入力緩衝増幅器１８
からのデータは、トランジスタＮ５とセレクトされたバ
ス トランジスタＱｎを通ってセレクトビットに送られ
、明確な論理１またはＯの信号でセレクトビットを駆動
する。
前記のように、第１図のメモリ中の各ビットはＳＲＡＭ
でもＤＲＡＭでもよい。第２図に示されているように、
代表的な従来のＳＲＡＭは、６個のＭＯＳトランジスタ
すなわち２個のＮＭＯＳプルダウン トランジスタＴ１
、Ｔ３と２個のＰＭＯＳプルアップ トランジスタＴ２
．Ｔ４と２個のＮＭＯＳアクセス トランジスタＴ５、
Ｔ６からなる。第２図に示されているように、トランジ
スタＴ１とＴ２のゲートはともに、トランジスタＴ３と
Ｔ４のゲートに接続され、トランジスタＴ２とＴ４のの
ソースは、＋５ボルトのような正電圧電源に接続され、
それらのドレインはそれぞれトランジスタＴ１とＴ３の
ソースおよび他のＰＭＯＳトランジスタのゲートに接続
され、トランジスタＴ１とＴ３のソースは接地される。
でもＤＲＡＭでもよい。第２図に示されているように、
代表的な従来のＳＲＡＭは、６個のＭＯＳトランジスタ
すなわち２個のＮＭＯＳプルダウン トランジスタＴ１
、Ｔ３と２個のＰＭＯＳプルアップ トランジスタＴ２
．Ｔ４と２個のＮＭＯＳアクセス トランジスタＴ５、
Ｔ６からなる。第２図に示されているように、トランジ
スタＴ１とＴ２のゲートはともに、トランジスタＴ３と
Ｔ４のゲートに接続され、トランジスタＴ２とＴ４のの
ソースは、＋５ボルトのような正電圧電源に接続され、
それらのドレインはそれぞれトランジスタＴ１とＴ３の
ソースおよび他のＰＭＯＳトランジスタのゲートに接続
され、トランジスタＴ１とＴ３のソースは接地される。
相補型データ蓄積ノードｄおよびｄは、ＮＭＯＳＭＯＳ
トランジスタＴ３ＯＳＭＯＳトランジスタＴ４ｏ５トラ
ンジスタＴ１とＰＭＯＳＭＯＳトランジスタＴ２インの
共通接続点にそれぞれ設定され、これらのデータノード
はそれぞれ２個のＮＭ○ＳアクセストランジスタＴ５お
よびＴ６のドレインに接続される。トランジスタＴ５お
よびＴ６のゲートはワードラインＷｎに接続され、それ
らのソースは、それぞれバランスしたデータすなわちビ
ットラインＤおよびＤに接続され、データセレクトトラ
ンジスタを介して、検知増幅器（第２図には示されてい
ない）の入力端子に接続される。
トランジスタＴ３ＯＳＭＯＳトランジスタＴ４ｏ５トラ
ンジスタＴ１とＰＭＯＳＭＯＳトランジスタＴ２インの
共通接続点にそれぞれ設定され、これらのデータノード
はそれぞれ２個のＮＭ○ＳアクセストランジスタＴ５お
よびＴ６のドレインに接続される。トランジスタＴ５お
よびＴ６のゲートはワードラインＷｎに接続され、それ
らのソースは、それぞれバランスしたデータすなわちビ
ットラインＤおよびＤに接続され、データセレクトトラ
ンジスタを介して、検知増幅器（第２図には示されてい
ない）の入力端子に接続される。
ただ一つのＭＯＳデバイスとコンデンサを要するＤＲＡ
Ｍセルと比較し、従来のＳＲＡＭは、第２図に示される
ように、６個のＭＯＳデバイスが必要なため、より大き
な面積を要し、ＤＲＡＭのようにコンパクトにすること
はほとんど不可能である。
Ｍセルと比較し、従来のＳＲＡＭは、第２図に示される
ように、６個のＭＯＳデバイスが必要なため、より大き
な面積を要し、ＤＲＡＭのようにコンパクトにすること
はほとんど不可能である。
（作用）
本発明の目的は、より少ないＭＯＳデバイスをもつＳＲ
ＡＭセルを提供することで、これにより、ＤＲＡＭに一
層近いより高密度のＳＲＡＭセルの製造が可能になる。
ＡＭセルを提供することで、これにより、ＤＲＡＭに一
層近いより高密度のＳＲＡＭセルの製造が可能になる。
この目的のため、第３図に示されるように、本発明の態
様のＳＲＡＭセル３０が、交差連結されたフリップフロ
ップすなわち４個のＮＭＯＳＭＯＳトランジスタＮｌ、
Ｎ３．Ｎ４から構成されるラッチの形をしている。−層
明確にいえば、第３図に示されるように、トランジスタ
Ｎｌ、Ｎ２のドレインは、各トランジスタＮ３．Ｎ４の
ゲートに接続され、それらのソースはそれぞれ相補型デ
ータラインＤｎおよびＤｎに接続される。またトランジ
スタＮ３．Ｎ４のドレインはそれぞれトランジスタＮｌ
、Ｎ２のソースに接続され、トランジスタＮ３．Ｎ４の
ソースは接地される。トランジスタＮｌ、Ｎ２のゲート
はワードラインＷに接続され、ワードラインデコーダお
よびドライバ（第１図の１０）からのワードライン信号
Ｗｎを受は取る。セル中に蓄積されたデータは、ノード
ｄにおける信号とそのノードｄにおける論理相補により
表わされる。
様のＳＲＡＭセル３０が、交差連結されたフリップフロ
ップすなわち４個のＮＭＯＳＭＯＳトランジスタＮｌ、
Ｎ３．Ｎ４から構成されるラッチの形をしている。−層
明確にいえば、第３図に示されるように、トランジスタ
Ｎｌ、Ｎ２のドレインは、各トランジスタＮ３．Ｎ４の
ゲートに接続され、それらのソースはそれぞれ相補型デ
ータラインＤｎおよびＤｎに接続される。またトランジ
スタＮ３．Ｎ４のドレインはそれぞれトランジスタＮｌ
、Ｎ２のソースに接続され、トランジスタＮ３．Ｎ４の
ソースは接地される。トランジスタＮｌ、Ｎ２のゲート
はワードラインＷに接続され、ワードラインデコーダお
よびドライバ（第１図の１０）からのワードライン信号
Ｗｎを受は取る。セル中に蓄積されたデータは、ノード
ｄにおける信号とそのノードｄにおける論理相補により
表わされる。
データラインＤｎおよびＤｎは、それぞれ信号パスＮＭ
ＯＳデバイスＮ５およびＮ６のソース−ドレイン回路を
通ってデータラインＤおよびＤに接続される。デバイス
Ｎ５およびＮ６のゲートは、データライン セレクタ（
第１図の２０）から、データラインセレクト信号Ｓｎを
受は取る。コラムラインＤｎおよびＤｎはそれぞれ、Ｐ
ＭＯＳトランジスタＰ１およびＰ２のドレインに接続さ
れ、トランジスタＰ１およびＰ２のソースは、それぞれ
＋５Ｖ電源に接続され、それらのゲートは定法通り接地
される。
ＯＳデバイスＮ５およびＮ６のソース−ドレイン回路を
通ってデータラインＤおよびＤに接続される。デバイス
Ｎ５およびＮ６のゲートは、データライン セレクタ（
第１図の２０）から、データラインセレクト信号Ｓｎを
受は取る。コラムラインＤｎおよびＤｎはそれぞれ、Ｐ
ＭＯＳトランジスタＰ１およびＰ２のドレインに接続さ
れ、トランジスタＰ１およびＰ２のソースは、それぞれ
＋５Ｖ電源に接続され、それらのゲートは定法通り接地
される。
第３図のＳＲＡＭセル中のトランジスタＮ１とＮ２の幅
と長さの比（Ｗ／Ｌ）は望ましくは同じであって、同様
に望ましくは同じであるトランジスタＮ３とＮ４、の比
率の１１５のオーダーにあることが望ましい。これらの
トランジスタのこの相対的寸法の結果として、トランジ
スタＮ１とＮ２のオン抵抗は、トランジスタＮ３とＮ４
のそれより５倍程度大きいことが望ましい。こうしてワ
ードライン信号が高電位のとき、トランジスタＮ１とＮ
２はターンオンされ、ビットすなわちセル３０が交差連
結したフリップフロップとして考えられ、その中でトラ
ンジスタＮ１とＮ２はデータラインＤｎおよびＤｎ上の
正電位に対し負荷抵抗となる。
と長さの比（Ｗ／Ｌ）は望ましくは同じであって、同様
に望ましくは同じであるトランジスタＮ３とＮ４、の比
率の１１５のオーダーにあることが望ましい。これらの
トランジスタのこの相対的寸法の結果として、トランジ
スタＮ１とＮ２のオン抵抗は、トランジスタＮ３とＮ４
のそれより５倍程度大きいことが望ましい。こうしてワ
ードライン信号が高電位のとき、トランジスタＮ１とＮ
２はターンオンされ、ビットすなわちセル３０が交差連
結したフリップフロップとして考えられ、その中でトラ
ンジスタＮ１とＮ２はデータラインＤｎおよびＤｎ上の
正電位に対し負荷抵抗となる。
データラインＤおよびＤはデータライン ドライ）＜４
０の出力端子と、差検知増幅器５０の入力端子に接続さ
れる。データライン ドライバ４０は、データ入力緩衝
増幅器（第１図の１８）からの入力と書き込み信号を受
は取り、検知増幅器５０の出力はデータ出力緩衝増幅器
（第１図の１４）に加えられる。
０の出力端子と、差検知増幅器５０の入力端子に接続さ
れる。データライン ドライバ４０は、データ入力緩衝
増幅器（第１図の１８）からの入力と書き込み信号を受
は取り、検知増幅器５０の出力はデータ出力緩衝増幅器
（第１図の１４）に加えられる。
有利には、トランジスタＰ１、Ｐ２のＷ／Ｌ比が、ター
ンオンされたとき各抵抗がトランジスタＮｌ、Ｎ３およ
びトランジスタＮ２．Ｎ４を直列接続したときのオン抵
抗より低くなるように選ばれる。こうしてワードライン
Ｗｎが高電位になって、ビットがターンオンされるとき
でさえ、データラインＤｎおよびＤｎは非常に低電位に
されることはなく、５ボルトより下に２ボルト以上下が
らないことが望ましい、何故ならば、各データラインが
トランジスタＰＬ、Ｐ２を介して＋５ボルトに接続され
ているからである。ＰＭＯＳトランジスタＰＬ、Ｐ２は
常時ターンオンされており、もしビットがアクセスされ
ず、または高電位のワードラインによりアドレスされる
ときも、データラインＤｎおよびＤｎを＋５ボルトに保
つのに役立つ。
ンオンされたとき各抵抗がトランジスタＮｌ、Ｎ３およ
びトランジスタＮ２．Ｎ４を直列接続したときのオン抵
抗より低くなるように選ばれる。こうしてワードライン
Ｗｎが高電位になって、ビットがターンオンされるとき
でさえ、データラインＤｎおよびＤｎは非常に低電位に
されることはなく、５ボルトより下に２ボルト以上下が
らないことが望ましい、何故ならば、各データラインが
トランジスタＰＬ、Ｐ２を介して＋５ボルトに接続され
ているからである。ＰＭＯＳトランジスタＰＬ、Ｐ２は
常時ターンオンされており、もしビットがアクセスされ
ず、または高電位のワードラインによりアドレスされる
ときも、データラインＤｎおよびＤｎを＋５ボルトに保
つのに役立つ。
セル３０がアクセスされないとき（実際のメモリ操作で
はセルは通常アクセスされない）、ワードラインＷｎは
Ｏボルトで、トランジスタＮｌ。
はセルは通常アクセスされない）、ワードラインＷｎは
Ｏボルトで、トランジスタＮｌ。
Ｎ２はターンオフされる。Ｏまたは１の論理信号がセル
に蓄積されるかどうかは、ノードｄおよびｄの電圧によ
り決められる。たとえばノードｄが、ＮＭＯＳトランジ
スタのスレショルド電圧Ｖｔｎを超える高電位で、ノー
ドｄがＯボルトのとき１が蓄積され、もしノードｄが高
く、ノードｄがＯボルトなら、０が蓄積されると仮定す
る。ワードラインＷｎが低電位のとき、これら２条件の
いずれかは、漏洩電流による以外は安定となる。何故な
ら、もしノードｄまたはｄのいずれかが高電位で、他方
が低電位であると、そのときはドレイン漏洩のみが高電
位ノードを放電し、より低い電位ノードはすでに０ボル
トまで充分に放電されている。
に蓄積されるかどうかは、ノードｄおよびｄの電圧によ
り決められる。たとえばノードｄが、ＮＭＯＳトランジ
スタのスレショルド電圧Ｖｔｎを超える高電位で、ノー
ドｄがＯボルトのとき１が蓄積され、もしノードｄが高
く、ノードｄがＯボルトなら、０が蓄積されると仮定す
る。ワードラインＷｎが低電位のとき、これら２条件の
いずれかは、漏洩電流による以外は安定となる。何故な
ら、もしノードｄまたはｄのいずれかが高電位で、他方
が低電位であると、そのときはドレイン漏洩のみが高電
位ノードを放電し、より低い電位ノードはすでに０ボル
トまで充分に放電されている。
この漏洩による損失のため、ＳＲＡＭセル３０は、蓄積
データを保持するように周期的にリフレッシュされなけ
ればならない。本発明は、この明細書の後の部分に記載
した方法で、セルのリフレッシュ方法を提供する。
データを保持するように周期的にリフレッシュされなけ
ればならない。本発明は、この明細書の後の部分に記載
した方法で、セルのリフレッシュ方法を提供する。
本発明のＳＲＡＭセルの操作は、第３図の態様で示すよ
うに、その中で読み出し、リフレッシュ、書き込み操作
が逐行される方法に関し、第４．５図の波形を参照して
説明される。
うに、その中で読み出し、リフレッシュ、書き込み操作
が逐行される方法に関し、第４．５図の波形を参照して
説明される。
読み出し操作
読み出し操作では、ワードライン信号Ｗｎ（第４図）は
、０から５ボルトにパルスされる。たとえば、１がデー
タノードｄに蓄積され、（ＮＭＯＳデバイスＮ３のスレ
ショールド電圧（Ｖｔｎ）より大きい正電位）、０がノ
ードｄ （Ｏボルト）に蓄積されると、第４図に示さ
れるように、データラインＤｎの電位は低くなろうとし
、データラインＤｎは＋５ボルトに止まる（第４＠）。
、０から５ボルトにパルスされる。たとえば、１がデー
タノードｄに蓄積され、（ＮＭＯＳデバイスＮ３のスレ
ショールド電圧（Ｖｔｎ）より大きい正電位）、０がノ
ードｄ （Ｏボルト）に蓄積されると、第４図に示さ
れるように、データラインＤｎの電位は低くなろうとし
、データラインＤｎは＋５ボルトに止まる（第４＠）。
１つのロウからのデータラインＤｎおよびＤｎ上の信号
は。
は。
データラインセレクタ２０により選ばれ、差検知増幅器
５０に送られ、そこでデータラインＤｎとＤｎ間の差が
論理のフルスイングまで増幅される。たとえば、データ
ラインＤｎの電圧が、データラインＤｎの電位より低い
と、検知増幅器５゜の出力は０ボルトになり、またもし
データラインＤｎの電圧が、データラインＤｎの電圧よ
り低いと、検知増幅器５０は＋５ボルトになる。第４図
では、ノードｄおよびｄは読み出しの間に変化するとし
て示されているが、ノードｄにおける信号は、読み出し
の間にい（らかのノイズがあるとしても、読み出し前後
ではＯボルトに等しい、ノードｄにおける信号は、たと
えばノードｄにおける信号の振幅に恒常的押し上げがあ
ったとしても、読み出し前後のＶｔｎより一層正になる
。
５０に送られ、そこでデータラインＤｎとＤｎ間の差が
論理のフルスイングまで増幅される。たとえば、データ
ラインＤｎの電圧が、データラインＤｎの電位より低い
と、検知増幅器５゜の出力は０ボルトになり、またもし
データラインＤｎの電圧が、データラインＤｎの電圧よ
り低いと、検知増幅器５０は＋５ボルトになる。第４図
では、ノードｄおよびｄは読み出しの間に変化するとし
て示されているが、ノードｄにおける信号は、読み出し
の間にい（らかのノイズがあるとしても、読み出し前後
ではＯボルトに等しい、ノードｄにおける信号は、たと
えばノードｄにおける信号の振幅に恒常的押し上げがあ
ったとしても、読み出し前後のＶｔｎより一層正になる
。
リフレッシュ操作
第４図に示されるように、リフレッシュ操作では、ワー
ドライン信号Ｗｎは５ボルトよりもむしろ約２．５ボル
トになるようパルスされる。読み出しとリフレッシュ操
作のために他のワードラインレベルを提供する回路が、
この明細書の後部に。
ドライン信号Ｗｎは５ボルトよりもむしろ約２．５ボル
トになるようパルスされる。読み出しとリフレッシュ操
作のために他のワードラインレベルを提供する回路が、
この明細書の後部に。
第６図を参照して記載されている。このリフレッシュパ
ルスが生じる前には、ノードｄはＯボルトであり、ノー
ドｄは１ボルトを少し上まわるところまで漏洩低下して
いる。ワードラインレベルのリフレッシュパルスは、負
荷抵抗としてのトランジスタＮ１およびＮ２をターンオ
ンし、セルを交差連結したフリップフロップにし、それ
はノードｄを高電位にして２ボルトに近づける。ワード
ラインＷｎの低下された振幅のため、トランジスタＮ１
およびＮ２は、読み出し時はど低い抵抗にまでターンオ
ンされず、データラインＤｎは低電位にならない。第３
図に示すように、同じビット上の一つのＳＲＡＭセルが
、もう−っのＳＲＡＭセルがリフレッシュされている間
に読み出され、読み出し操作に使用されたと同様にデー
タラインＤｎおよびＤｎが使用される。第４図は、第３
図のメモリセルとその関連回路の操作中における波形を
示すが、この場合、リフレッシュされるセル中に蓄積さ
れたデータは、データが読み出されるセルのデータと対
照的で、悪い状態にあることを示す、この場合、第４図
の右側にみられるように。
ルスが生じる前には、ノードｄはＯボルトであり、ノー
ドｄは１ボルトを少し上まわるところまで漏洩低下して
いる。ワードラインレベルのリフレッシュパルスは、負
荷抵抗としてのトランジスタＮ１およびＮ２をターンオ
ンし、セルを交差連結したフリップフロップにし、それ
はノードｄを高電位にして２ボルトに近づける。ワード
ラインＷｎの低下された振幅のため、トランジスタＮ１
およびＮ２は、読み出し時はど低い抵抗にまでターンオ
ンされず、データラインＤｎは低電位にならない。第３
図に示すように、同じビット上の一つのＳＲＡＭセルが
、もう−っのＳＲＡＭセルがリフレッシュされている間
に読み出され、読み出し操作に使用されたと同様にデー
タラインＤｎおよびＤｎが使用される。第４図は、第３
図のメモリセルとその関連回路の操作中における波形を
示すが、この場合、リフレッシュされるセル中に蓄積さ
れたデータは、データが読み出されるセルのデータと対
照的で、悪い状態にあることを示す、この場合、第４図
の右側にみられるように。
データラインＤｎ上の信号が、データラインＤｎ上の信
号より一層小さく、これらのデータライン間の正確な差
が検知増幅器の入力端子に加えられ、それにより検知増
幅器の出力端子に正確な信号を作る。
号より一層小さく、これらのデータライン間の正確な差
が検知増幅器の入力端子に加えられ、それにより検知増
幅器の出力端子に正確な信号を作る。
リフレッシュ操作は読み出し操作に識別できるほどの影
響を与えることはなく、いいかえると本発明のＳＲＡＭ
セル中では、データリフレッシングは、読み出しと透明
関係にあることが認められる。読み出されるセルと同じ
データラインＤｎおよびＤｎを用いて、他のただ一つの
セルがいかなる時でもリフレッシュできることも理解で
きる。
響を与えることはなく、いいかえると本発明のＳＲＡＭ
セル中では、データリフレッシングは、読み出しと透明
関係にあることが認められる。読み出されるセルと同じ
データラインＤｎおよびＤｎを用いて、他のただ一つの
セルがいかなる時でもリフレッシュできることも理解で
きる。
結論として、読み出し操作への影響とりフレッシングは
、前記以上のものではなく、第４図の波形で示される程
度のものである。
、前記以上のものではなく、第４図の波形で示される程
度のものである。
書き込み操作
書き込み操作では、第５図に示されるように。
ワードライン信号Ｗｎは＋５ボルド一杯までパルスされ
、同時にデータライン ドライバ４ｏが。
、同時にデータライン ドライバ４ｏが。
共通データラインＤまたはＤを低電位にする。たとえば
、０が書込まれるときラインＤは低電位となり、１が書
込まれるときはラインＤは低電位となる。低電位に駆動
されたデータラインＤまたはＤが、デバイスＮ５および
Ｎ６を介して、選ばれたデータラインＤｎまたはＤｎに
通じ、これらをそれぞれ低電位にする。データラインを
高電位に保とうとするトランジスタＰ１およびＲ２に対
して。
、０が書込まれるときラインＤは低電位となり、１が書
込まれるときはラインＤは低電位となる。低電位に駆動
されたデータラインＤまたはＤが、デバイスＮ５および
Ｎ６を介して、選ばれたデータラインＤｎまたはＤｎに
通じ、これらをそれぞれ低電位にする。データラインを
高電位に保とうとするトランジスタＰ１およびＲ２に対
して。
トランジスタＮ５またはＮ６の直列抵抗と、データライ
ン駆動出力抵抗は、データラインＤｎまたはＤｎを低電
位にするに充分なほど低くなければならない、第５図で
は、ノードｄが最初Ｏボルトで、ノードｄが高電位にあ
るところに使用される信号の状況を示し、それは第５図
で示した読み出し信号を作る。書き込み操作の間、デー
タラインＤｎは、ノードｄにＯを書込むために低電位に
され、データラインＤｎは、ノードｄに１を書込むため
に高電位に置かれ、その結果ビット状態が変更される。
ン駆動出力抵抗は、データラインＤｎまたはＤｎを低電
位にするに充分なほど低くなければならない、第５図で
は、ノードｄが最初Ｏボルトで、ノードｄが高電位にあ
るところに使用される信号の状況を示し、それは第５図
で示した読み出し信号を作る。書き込み操作の間、デー
タラインＤｎは、ノードｄにＯを書込むために低電位に
され、データラインＤｎは、ノードｄに１を書込むため
に高電位に置かれ、その結果ビット状態が変更される。
このようにビット状態が変更された後、セルのつぎの読
み出し操作では、データラインＤｎとＤｎ上の信号を逆
転する。
み出し操作では、データラインＤｎとＤｎ上の信号を逆
転する。
第５図に示されるように、データラインＤｎは、Ｏボル
トではないが、ただの約２ボルトまで下げさせられる。
トではないが、ただの約２ボルトまで下げさせられる。
これは、他のセルが同じデータラインＤｎとＤｎ上で、
同時にリフレッシュされると、トランジスタＮ１および
Ｎ２のゲート−ソース電圧は、そのセル中に書き込むた
めのトランジスタをターンオンさせるに十分なほど高電
位にはならないことを意味する。ゲート−ソース電圧は
、２゜５ボルトより２ボルト少ない０．５ボルトになり
、これでリフレッシングが書き込みに即応状態であるこ
とが理解される、すなわち、セル中に新しいデータレベ
ルを書き込むことは、セルをリフレッシュしている間は
実施できず、逆にリフレッシュに影響を与えない。
同時にリフレッシュされると、トランジスタＮ１および
Ｎ２のゲート−ソース電圧は、そのセル中に書き込むた
めのトランジスタをターンオンさせるに十分なほど高電
位にはならないことを意味する。ゲート−ソース電圧は
、２゜５ボルトより２ボルト少ない０．５ボルトになり
、これでリフレッシングが書き込みに即応状態であるこ
とが理解される、すなわち、セル中に新しいデータレベ
ルを書き込むことは、セルをリフレッシュしている間は
実施できず、逆にリフレッシュに影響を与えない。
本発明の新らしいＳＲＡＭセル操作機構およびその方法
を述べたが、メモリセル操作を有利に具体化するために
使用可能な望ましい回路態様を第６〜９図を参照して説
明する。
を述べたが、メモリセル操作を有利に具体化するために
使用可能な望ましい回路態様を第６〜９図を参照して説
明する。
まず第６図を参照すると、ワードライン ドライバ１０
（第６図（Ｃ））にアドレスとリフレッシュ制御信号を
それぞれ提供するところのワードラインデコーダ（第６
図（ａ）および（ｂ））が示されている。
（第６図（Ｃ））にアドレスとリフレッシュ制御信号を
それぞれ提供するところのワードラインデコーダ（第６
図（ａ）および（ｂ））が示されている。
例としてここに記す１６Ｋ ＳＲＡＭでは、７本のア
ドレスライン上の７個のアドレスビットが。
ドレスライン上の７個のアドレスビットが。
アドレスデコーダ１００に加えられるが、そこで７個の
アドレスビットの論理レベルにより、一つの出力アドレ
スラインＡｎ （Ａｌ−Ａ１２８）を低電位にしく例え
ば０ボルト）、一方他の１２７のアドレスラインを高電
位（例えば＋５ボルト）に保つ。
アドレスビットの論理レベルにより、一つの出力アドレ
スラインＡｎ （Ａｌ−Ａ１２８）を低電位にしく例え
ば０ボルト）、一方他の１２７のアドレスラインを高電
位（例えば＋５ボルト）に保つ。
リフレッシュ操作には、７個のリフレッシュビットが、
７ビツトーリフレツシユカウンタ１１０を通して回帰ま
たは循環される。それはつぎに、すべての１２８の可能
な論理組み合わせにより。
７ビツトーリフレツシユカウンタ１１０を通して回帰ま
たは循環される。それはつぎに、すべての１２８の可能
な論理組み合わせにより。
７ビツト出力信号を作りまたは循環する。
リフレッシュカウンタ１１０からの７ビツトの出力信号
は、１２８ビツトデコーダ１２０に加えられ、７個のリ
フレッシュビットの論理レベルにより、リフレッシュカ
ウンタ１１０からの入力に加えられ、その１２８のビッ
トＲｎ（Ｒ１−Ｒ１２８）の一つを低電位、例えばＯボ
ルトになるように選び、同時に残りのセレクトされない
ビットを高電位、（例えば＋５ボルト）に保つ。
は、１２８ビツトデコーダ１２０に加えられ、７個のリ
フレッシュビットの論理レベルにより、リフレッシュカ
ウンタ１１０からの入力に加えられ、その１２８のビッ
トＲｎ（Ｒ１−Ｒ１２８）の一つを低電位、例えばＯボ
ルトになるように選び、同時に残りのセレクトされない
ビットを高電位、（例えば＋５ボルト）に保つ。
選ばれたアドレスおよびリフレッシュ信号であるＡｎお
よびＲｎはともに、第６図（ｃ）に示された回路１０の
ようなワードライン ドライバ回路に加えられ、一つの
このような回路が１６ＫＳＲＡＭ１２８のコラムの各々
に与えられることが理解される。第６図（ｃ）に示され
るように、ワードライン ドライバ回路は、二つのＰＭ
ＯＳタランジスタＰ３とＲ４を含み、そ九らのソースは
共に＋５ボルト電源電圧に接続され、トランジスタＰ３
のゲートは第６図（ａ）のデコーダからアドレス信号Ａ
ｎを受取り、トランジスタＰ４のゲートは第６図（ｂ）
のデコーダからリフレッシュ信号Ｒｎを受取る。
よびＲｎはともに、第６図（ｃ）に示された回路１０の
ようなワードライン ドライバ回路に加えられ、一つの
このような回路が１６ＫＳＲＡＭ１２８のコラムの各々
に与えられることが理解される。第６図（ｃ）に示され
るように、ワードライン ドライバ回路は、二つのＰＭ
ＯＳタランジスタＰ３とＲ４を含み、そ九らのソースは
共に＋５ボルト電源電圧に接続され、トランジスタＰ３
のゲートは第６図（ａ）のデコーダからアドレス信号Ａ
ｎを受取り、トランジスタＰ４のゲートは第６図（ｂ）
のデコーダからリフレッシュ信号Ｒｎを受取る。
トランジスタＰ３とＲ４のドレインもまた。共にアウト
プットノード１３０に接続され、そこでワードライン信
号Ｗｎが作られる６ノード１３０もまた一ＮＭＯ６）−
ランジスタＮ７のソースに接続され、そのゲートもまた
アドレス信号Ａｎを受取り、ＮＭＯＳトランジスタＮ７
のドレインは、他のＮＭＯＳトランジスタＮ８のソース
に接続され、Ｎ８のドレインは接地される。
プットノード１３０に接続され、そこでワードライン信
号Ｗｎが作られる６ノード１３０もまた一ＮＭＯ６）−
ランジスタＮ７のソースに接続され、そのゲートもまた
アドレス信号Ａｎを受取り、ＮＭＯＳトランジスタＮ７
のドレインは、他のＮＭＯＳトランジスタＮ８のソース
に接続され、Ｎ８のドレインは接地される。
トランジスタＮ８のゲートは約２．５ボルトのＤＣ参照
電圧ＲＷを受取り、これは第７図に示されるリファレン
スジェネレータから、１２８のワードドライバの各々に
供給される。
電圧ＲＷを受取り、これは第７図に示されるリファレン
スジェネレータから、１２８のワードドライバの各々に
供給される。
ワードライン ドライバ回路が、選ばれた（低電位０ボ
ルト）アドレス信号Ａｎと高電位（＋５ボルト）の参照
信号ＲＷを受取り、トランジスタＰ３がターンオンされ
、トランジスタＰ４およびＰ７がターンオフされ、トラ
ンジスタＮ８がオンされる。こうしてノード１３０にお
ける信号Ｗｎが、トランジスタＰ３のソース−ドレイン
を通って接続され、＋５ボルトまで高められる。この操
作は読み出し操作のためにも書き込み操作のためにも行
われる。
ルト）アドレス信号Ａｎと高電位（＋５ボルト）の参照
信号ＲＷを受取り、トランジスタＰ３がターンオンされ
、トランジスタＰ４およびＰ７がターンオフされ、トラ
ンジスタＮ８がオンされる。こうしてノード１３０にお
ける信号Ｗｎが、トランジスタＰ３のソース−ドレイン
を通って接続され、＋５ボルトまで高められる。この操
作は読み出し操作のためにも書き込み操作のためにも行
われる。
リフレッシュ操作では、前記のように選ばれたリフレッ
シュ信号Ｒｎが低電位となり、０ボルトにもなる。低電
位のＲｎ信号はトランジスタＰ４をオンとし、一方選ば
れなかったトランジスタＮ７のゲートにおける高電位Ａ
ｎ信号（＋５ポルトンが、デバイスをターンオンさせる
。
シュ信号Ｒｎが低電位となり、０ボルトにもなる。低電
位のＲｎ信号はトランジスタＰ４をオンとし、一方選ば
れなかったトランジスタＮ７のゲートにおける高電位Ａ
ｎ信号（＋５ポルトンが、デバイスをターンオンさせる
。
この条件で、＋５ボルトの電源とアース間に、直列接続
された導通中のデバイスの抵抗である、トランジスタＰ
４、トランジスタＮ７およびＮ８が、分圧器を形成する
。この結果、リフレッシュ操作では、ノード１３０にお
けるワードライン信号Ｗｎは＋５ボルトにはならないが
、この分圧器の操作により約２乃至２．５ボルトには上
昇する。
された導通中のデバイスの抵抗である、トランジスタＰ
４、トランジスタＮ７およびＮ８が、分圧器を形成する
。この結果、リフレッシュ操作では、ノード１３０にお
けるワードライン信号Ｗｎは＋５ボルトにはならないが
、この分圧器の操作により約２乃至２．５ボルトには上
昇する。
第７図に示されたリファレンスジェネレータ回路は、第
６図（ｃ）のワードライン ドライバ回路操作に使用さ
れるリファレンス信号ＲＷを発生する。
６図（ｃ）のワードライン ドライバ回路操作に使用さ
れるリファレンス信号ＲＷを発生する。
第７図に示されるように、ＣＭＯ８差動増幅器１４０は
破線で輪郭を示したボックスの中に含まれ、差動増幅器
１４０は二つのブランチを含み。
破線で輪郭を示したボックスの中に含まれ、差動増幅器
１４０は二つのブランチを含み。
一つはＰＭＯＳトランジスタＰ７とＮＭＯＳトランジス
タＮ１３を含み、他の一つはＰＭＯＳトランジスタＰ８
とＮＭＯＳトランジスタＮ１４を含む。トランジスタＰ
７とＰ８のゲートは共に、トランジスタＮ１３のソース
に接続され、トランジスタＮ１３とＮ１４のドレインは
接地され、トランジスタＰ７とＰ８のソースは＋Ｖ電源
に接続される。
タＮ１３を含み、他の一つはＰＭＯＳトランジスタＰ８
とＮＭＯＳトランジスタＮ１４を含む。トランジスタＰ
７とＰ８のゲートは共に、トランジスタＮ１３のソース
に接続され、トランジスタＮ１３とＮ１４のドレインは
接地され、トランジスタＰ７とＰ８のソースは＋Ｖ電源
に接続される。
トランジスタＮ１４のソースはトランジスタＰ８のドレ
インとアウトプットノード１５０に接続される。
インとアウトプットノード１５０に接続される。
差動増幅器１４０は相補入力Ｉｎ及びＩｎを受取り、そ
のアウトプットノード１５０で参照信号ＲＷを発生し、
ＲＷは入力Ｉｎとは同相、Ｉｎとは逆相である。ＰＭＯ
ＳトランジスタＰ５のドレインとＮＭＯ５）−ランジス
タＮＩＯのドレインとを一緒に接続したノード１６０に
、入力信号Ｉｎが得られる。トランジスタＰ５のソース
は＋Ｖ電源線に接続され、トランジスタＰ５のゲートは
接地され、トランジスタＮＩＯのゲートは＋Ｖ電源電圧
を受取り、そのソースはＮＭＯＳトランジスタＮ９のソ
ースに接続され、トランジスタＮ９のドレインは接地さ
れ、そのゲートはアウトプットノード１５０に接続され
る。
のアウトプットノード１５０で参照信号ＲＷを発生し、
ＲＷは入力Ｉｎとは同相、Ｉｎとは逆相である。ＰＭＯ
ＳトランジスタＰ５のドレインとＮＭＯ５）−ランジス
タＮＩＯのドレインとを一緒に接続したノード１６０に
、入力信号Ｉｎが得られる。トランジスタＰ５のソース
は＋Ｖ電源線に接続され、トランジスタＰ５のゲートは
接地され、トランジスタＮＩＯのゲートは＋Ｖ電源電圧
を受取り、そのソースはＮＭＯＳトランジスタＮ９のソ
ースに接続され、トランジスタＮ９のドレインは接地さ
れ、そのゲートはアウトプットノード１５０に接続され
る。
同様に、ＰＭＯＳトランジスタＰ６のドレインとＮＭＯ
ＳトランジスタＮ１２のドレインを一緒に接続したノー
ド１７０で、相補入力Ｉｎが作られる。トランジスタＰ
６のソースは＋Ｖの線に接続され、そのゲートは接地さ
れ、トランジスタＮ１２のソースはＮＭＯＳトランジス
タＮｌｌのドレインとソースの両方に接続され、そのソ
ースは接地される。ノード１７０における入力Ｉｎは、
トランジスタＰ６、Ｎ１２、Ｎｌｌで構成された分圧器
から得られる参照電圧に連結される。トランジスタＮｌ
ｌとＮ１２のＷ／Ｌ比はトランジスタＰ６のそれに比較
して高いので、入力Ｉｎの電圧レベルは二つのＮＭＯＳ
スレショールド電圧より高く、代表的には２．０と２．
５ボルトの間にある。
ＳトランジスタＮ１２のドレインを一緒に接続したノー
ド１７０で、相補入力Ｉｎが作られる。トランジスタＰ
６のソースは＋Ｖの線に接続され、そのゲートは接地さ
れ、トランジスタＮ１２のソースはＮＭＯＳトランジス
タＮｌｌのドレインとソースの両方に接続され、そのソ
ースは接地される。ノード１７０における入力Ｉｎは、
トランジスタＰ６、Ｎ１２、Ｎｌｌで構成された分圧器
から得られる参照電圧に連結される。トランジスタＮｌ
ｌとＮ１２のＷ／Ｌ比はトランジスタＰ６のそれに比較
して高いので、入力Ｉｎの電圧レベルは二つのＮＭＯＳ
スレショールド電圧より高く、代表的には２．０と２．
５ボルトの間にある。
入力Ｉｎは、ＰＭＯＳトランジスタＰ５およびＮＭｏ５
トランジスタＮＩＯとＮ９で構成される分圧器からのノ
ード１６０で得られる０分圧器は、有利にはトランジス
タＰ４、Ｎ７．Ｎ８からなる第６図（ｃ）のワードライ
ン ドライバ部と密接にマツチする。第７図の回路にお
けるトランジスタＰ５は、第６図（Ｃ）の回路のトラン
ジスタＰ４と同じで常時ターンオンされ、同様に第７図
の回路のトランジスタＮ９は、有利には第６図（ｃ）の
回路におけるトランジスタＮ８と同じで、第３図のトラ
ンジスタＮＩＯは、有利には第６図（ｃ）の回路におけ
るトランジスタＮ７と同じである。
トランジスタＮＩＯとＮ９で構成される分圧器からのノ
ード１６０で得られる０分圧器は、有利にはトランジス
タＰ４、Ｎ７．Ｎ８からなる第６図（ｃ）のワードライ
ン ドライバ部と密接にマツチする。第７図の回路にお
けるトランジスタＰ５は、第６図（Ｃ）の回路のトラン
ジスタＰ４と同じで常時ターンオンされ、同様に第７図
の回路のトランジスタＮ９は、有利には第６図（ｃ）の
回路におけるトランジスタＮ８と同じで、第３図のトラ
ンジスタＮＩＯは、有利には第６図（ｃ）の回路におけ
るトランジスタＮ７と同じである。
トランジスタＮＩＯは、そのゲートが＋Ｖ電源に接続さ
れているので、常に導電状態に、すなわちターンオンさ
れている。
れているので、常に導電状態に、すなわちターンオンさ
れている。
第７図の回路の操作において、アウトプットノード１５
０における参照信号ＲＷである差動増幅器１４０の出力
は、入力Ｉｎが加えられるインプットノード１６０にネ
ガティブフィードバックパス（トランジスタＮ９、Ｎ１
０、Ｐ５）を通して導かれる。差動増幅器１４０はその
二つの入力Ｉｎ及びＩｎを等しくするために、出力信号
を変えようとするが、差動増幅器１４０の利得があまり
高くないため、入力Ｉｎ及びＩｎのレベルは正確に等し
くはないが、満足できる程度には近づいている。
０における参照信号ＲＷである差動増幅器１４０の出力
は、入力Ｉｎが加えられるインプットノード１６０にネ
ガティブフィードバックパス（トランジスタＮ９、Ｎ１
０、Ｐ５）を通して導かれる。差動増幅器１４０はその
二つの入力Ｉｎ及びＩｎを等しくするために、出力信号
を変えようとするが、差動増幅器１４０の利得があまり
高くないため、入力Ｉｎ及びＩｎのレベルは正確に等し
くはないが、満足できる程度には近づいている。
この８カ電圧は、第６図（ｃ）のワードライントライバ
回路中におけるトランジスタＮ８のゲートに加えられた
参照信号ＲＷであるが、参照信号ＲＷが第６図（ｃ）の
回路のトランジスタＰ４のゲートに加えられる時に、ワ
ードラインＷｎである回路の出力が確実に所望の２と２
．５ボルトの間になるよう適正レベルにある。参照電圧
ＲＷを発生する第７図の回路はこのように辿られ、回路
中のどのＮＭＯ５またはＰＭＯ５）−ランジスタの、例
えば工程変更、電源電圧および温度変化から生じる変動
にも左右されない。この回路配置の結果、リフレッシュ
の期間（Ｒｎが低電位の時）、ワードラインＷｎのレベ
ルが常に二つのＮＭＯＳのスレショールド電圧よりわず
かに高くなる。
回路中におけるトランジスタＮ８のゲートに加えられた
参照信号ＲＷであるが、参照信号ＲＷが第６図（ｃ）の
回路のトランジスタＰ４のゲートに加えられる時に、ワ
ードラインＷｎである回路の出力が確実に所望の２と２
．５ボルトの間になるよう適正レベルにある。参照電圧
ＲＷを発生する第７図の回路はこのように辿られ、回路
中のどのＮＭＯ５またはＰＭＯ５）−ランジスタの、例
えば工程変更、電源電圧および温度変化から生じる変動
にも左右されない。この回路配置の結果、リフレッシュ
の期間（Ｒｎが低電位の時）、ワードラインＷｎのレベ
ルが常に二つのＮＭＯＳのスレショールド電圧よりわず
かに高くなる。
第３図のＳＲＡＭセルの操作に使用する相補データライ
ンＤ及びＤに、二つの相補信号を発生するデータライン
ドライバー回路４０（第１図）は第８図で説明される
。そこに示したように、回路はトランジスタＰ９、Ｎ１
７およびＰＩＯ１Ｎ１９の共通ソース−ドレイン回路に
加えられる入力参照電圧ＲＤを受は取る。回路へのもう
一つの入力信号である入力データ信号■は、ＮＡＮＤ（
否定積）ゲート１７２の一つの入力端子に、またインバ
ータ１７４を通って、第二のＮＡＮＤゲ−）−１７６の
一つの入力端子に加えられ、書き込み信号はＮＡＮＤゲ
ート１７２及び１７６の他の入力端子に加えられる。
ンＤ及びＤに、二つの相補信号を発生するデータライン
ドライバー回路４０（第１図）は第８図で説明される
。そこに示したように、回路はトランジスタＰ９、Ｎ１
７およびＰＩＯ１Ｎ１９の共通ソース−ドレイン回路に
加えられる入力参照電圧ＲＤを受は取る。回路へのもう
一つの入力信号である入力データ信号■は、ＮＡＮＤ（
否定積）ゲート１７２の一つの入力端子に、またインバ
ータ１７４を通って、第二のＮＡＮＤゲ−）−１７６の
一つの入力端子に加えられ、書き込み信号はＮＡＮＤゲ
ート１７２及び１７６の他の入力端子に加えられる。
ゲート１７２の出力は、ＰＭＯ５）−ランジスタＰ９お
よびＮＭＯＳトランジスタＮ１８のゲートに加えられ、
インバータ１７８を通って、ＮＭＯＳトランジスタＮ１
７のゲートに加えられる。ゲート１７６の出力は、ＰＭ
ＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ
２０のゲートに加えられ、インバータ１８０を通ってＮ
ＭＯ３）−ランジスタＮ１９のゲートに加えられる。
よびＮＭＯＳトランジスタＮ１８のゲートに加えられ、
インバータ１７８を通って、ＮＭＯＳトランジスタＮ１
７のゲートに加えられる。ゲート１７６の出力は、ＰＭ
ＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ
２０のゲートに加えられ、インバータ１８０を通ってＮ
ＭＯ３）−ランジスタＮ１９のゲートに加えられる。
トランジスタＮ１８のソースは、トランジスタＰ９、Ｎ
１７の共通のソース−ドレインの接続点と、出力ＮＭＯ
ＳトランジスタＮ１５のゲートへ接続され、トランジス
タＮ１８のドレインは接地される。同様に、トランジス
タＮ２０のドレインは、トランジスタＰＬＯ１Ｎ１９の
共通のソース−ドレイン接続点と出力ＮＭＯ５）−ラン
ジスタＮ１６のゲートに接続され、トランジスタＮ１５
とＮ１６のソースは接地され、それらのトレインはそれ
ぞれ出力り及びＤにデータライン信号を供給する。
１７の共通のソース−ドレインの接続点と、出力ＮＭＯ
ＳトランジスタＮ１５のゲートへ接続され、トランジス
タＮ１８のドレインは接地される。同様に、トランジス
タＮ２０のドレインは、トランジスタＰＬＯ１Ｎ１９の
共通のソース−ドレイン接続点と出力ＮＭＯ５）−ラン
ジスタＮ１６のゲートに接続され、トランジスタＮ１５
とＮ１６のソースは接地され、それらのトレインはそれ
ぞれ出力り及びＤにデータライン信号を供給する。
第８図の回路の操作において、書き込み信号が低電位の
とき、トランジスタＮ１５およびＮ１６のゲートにおけ
る信号はいずれも低電位となる（０ボルト）。書き込み
と工信号が両方とも高電位の時、参照電圧ＲＤがトラン
ジスタＮ１５のゲートに加えられ、０ボルトがトランジ
スタＮ１６のゲートに加えられる。書き込み信号が高く
Ｉ信号が低い時は、参照電圧ＲＤがトランジスタＮ１６
のゲートに加えられ、ＯボルトがトランジスタＮ１５の
ゲートに加えられる。トランジスタＮ１５またはＮ１６
のうちいずれかが、参照電圧ＲＤをそのゲートに加えら
れて導電状態となったとき。
とき、トランジスタＮ１５およびＮ１６のゲートにおけ
る信号はいずれも低電位となる（０ボルト）。書き込み
と工信号が両方とも高電位の時、参照電圧ＲＤがトラン
ジスタＮ１５のゲートに加えられ、０ボルトがトランジ
スタＮ１６のゲートに加えられる。書き込み信号が高く
Ｉ信号が低い時は、参照電圧ＲＤがトランジスタＮ１６
のゲートに加えられ、ＯボルトがトランジスタＮ１５の
ゲートに加えられる。トランジスタＮ１５またはＮ１６
のうちいずれかが、参照電圧ＲＤをそのゲートに加えら
れて導電状態となったとき。
それらは制御された抵抗にターンオンされ、それはデー
タラインＤおよびり、そしてデータラインＤｎ及びＤｎ
（第３図）がその場合そうであるように、０ボルトにな
らず、約１．５−２．０ボルトになるよう確保するに充
分である。
タラインＤおよびり、そしてデータラインＤｎ及びＤｎ
（第３図）がその場合そうであるように、０ボルトにな
らず、約１．５−２．０ボルトになるよう確保するに充
分である。
第９図は、第８図のデータライン ドライバ回路に使用
される参照電圧ＲＤを発生する回路を示し、図示のよう
に第９図の回路は、破線で示されたボックス中にある差
動増幅器１９０を含む。増幅器１９０は、ＰＭＯ５Ｉ−
ランジスタＰ１３およびＮＭＯＳトランジスタＮ２４を
含むブランチと。
される参照電圧ＲＤを発生する回路を示し、図示のよう
に第９図の回路は、破線で示されたボックス中にある差
動増幅器１９０を含む。増幅器１９０は、ＰＭＯ５Ｉ−
ランジスタＰ１３およびＮＭＯＳトランジスタＮ２４を
含むブランチと。
ＰＭＯ５）−ランジスタＰ１４およびＮＭＯＳトランジ
スタＮ２５を含む第二のブランチからなり、参照電圧Ｒ
Ｄは、トランジスタＰ１４及びＮ２５のドレインの共通
接続点のアウトプットノード２００に発生する。
スタＮ２５を含む第二のブランチからなり、参照電圧Ｒ
Ｄは、トランジスタＰ１４及びＮ２５のドレインの共通
接続点のアウトプットノード２００に発生する。
Ｉｎ信号は、＋Ｖ電源線とアースとの間に直列接続され
たＰＭＯＳトランジスタｐＨおよびＮＭＯＳトランジス
タＮ２１とＮ２２を含む、分圧器のノード２１０から引
出される。トランジスタｐＨのゲートは接地され、トラ
ンジスタ２１のゲートは＋Ｖ電源電圧を受けて常時オン
され、トランジスタＮ２２のゲートは、差動増幅器の出
力ＲＤを受取るためにノード２００に接続される。
たＰＭＯＳトランジスタｐＨおよびＮＭＯＳトランジス
タＮ２１とＮ２２を含む、分圧器のノード２１０から引
出される。トランジスタｐＨのゲートは接地され、トラ
ンジスタ２１のゲートは＋Ｖ電源電圧を受けて常時オン
され、トランジスタＮ２２のゲートは、差動増幅器の出
力ＲＤを受取るためにノード２００に接続される。
同様にＩｎ信号は、＋ｖ電源線とアースとの間に接続さ
れたＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジ
スタＮ２３を含む、分圧器のノード２２０から引出され
る。
れたＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジ
スタＮ２３を含む、分圧器のノード２２０から引出され
る。
トランジスタｐＨのサイズは、トランジスタＰ１および
Ｐ２（第３図）のサイズと同じで、トランジスタＮ２１
のサイズは、トランジスタＮ５およびＮ１６（第８図）
のサイズと同じである。
Ｐ２（第３図）のサイズと同じで、トランジスタＮ２１
のサイズは、トランジスタＮ５およびＮ１６（第８図）
のサイズと同じである。
さらにトランジスタＮ２３のＷ／Ｌ比はトランジスタＰ
１２の比より大きいので、Ｉｎ信号は代表的には１．５
ボルトで、それはＮＭＯＳスレショールド電圧よりやや
高い。
１２の比より大きいので、Ｉｎ信号は代表的には１．５
ボルトで、それはＮＭＯＳスレショールド電圧よりやや
高い。
第９図の回路操作で、信号ＩｎとＩｎのレベルを等しく
するように、差動増幅器１９０はその出力である参照ド
ライブ信号ＲＤを調整し、その結果、参照ドライブ信号
ＲＤのレベルは、約１．５ボルトの参照信号を自動的に
発生するために、工程と操作パラメーターのすべての変
化に追随する。
するように、差動増幅器１９０はその出力である参照ド
ライブ信号ＲＤを調整し、その結果、参照ドライブ信号
ＲＤのレベルは、約１．５ボルトの参照信号を自動的に
発生するために、工程と操作パラメーターのすべての変
化に追随する。
６個のＭＯＳデバイスを要する標準的または代表的ＳＲ
ＡＭセルと比較して、わずかに４個のＭＯＳトランジス
タを必要とするＳＲＡＭセルが、すべてのＮＭＯＳトラ
ンジスタを含むとして記述された。本発明による新規な
ＳＲＡＭセルを構成する４個のＭＯＳ）−ランジスタは
、望ましくは同じ導電型からなるが、これは本発明の具
体化に必要ではない。
ＡＭセルと比較して、わずかに４個のＭＯＳトランジス
タを必要とするＳＲＡＭセルが、すべてのＮＭＯＳトラ
ンジスタを含むとして記述された。本発明による新規な
ＳＲＡＭセルを構成する４個のＭＯＳ）−ランジスタは
、望ましくは同じ導電型からなるが、これは本発明の具
体化に必要ではない。
さらに１本発明の精神と範囲から必ずしも離れることな
く、ＳＲＡＭセルの回路の詳細と同様にＳＲＡＭセル操
作のために記された制御およびアドレス回路が、修正変
更されてもよいことが理解される。
く、ＳＲＡＭセルの回路の詳細と同様にＳＲＡＭセル操
作のために記された制御およびアドレス回路が、修正変
更されてもよいことが理解される。
第１図は代表的なメモリチップの構成を示す概略ブロッ
ク図、第２図は従来のＳＲＡＭメモリセルの概略回路図
、第３図は本発明のＳＲＡＭメモリセルの一実施態様の
概略回路図、第４図は第３図のメモリセルにおけるリフ
レッシュ、読み出し操作中に用いられる信号波形図、第
５図は第３図のメモリセルにおける書き込み中に用いら
れる信号波形図、第６図（ａ）−（ｃ）は、本発明のＳ
ＲＡＭセルの読み出し−書き込みおよびリフレッシュを
行う際使用される、ワードラインアドレスとリフレッシ
ュデコーダおよびワードライントライバの概略説明図、
第７図は本発明のＳＲＡＭセルを用いる際使用される一
実施態様のワードライン参照電圧発生器の概略回路図、
第８図は本発明のＳＲＡＭセルを用いる際使用される一
実施態様のデータライン参照電圧発生器の概略回路図で
ある。 １０・・・ワードラインデコーダとドライバ、１２・・
・検知増幅器、 １４・・・出力緩衝増幅器、１６・・
・データ アウトパッド、 １８・・・入力緩衝増幅器、 ２０・・・データラインデコーダとセレクタ、２２・・
・データインパッド、 ３０・・・ＳＲＡＭセル、 ４０・・・データライン ドライバ、 ５０・・・差検知増幅器、 １００・・・アドレスデコーダ、 １１０・・・リフレッシュカウンタ、 １２０・・・デコーダ。 １３０・・・アウトプットノード、 １６０．１７０
・・・ノード＋ １７２．１７６・・・ＮＡＮＤゲ
ート、１７４．１７８，１８０・・・インバータ。 １９０・・・差動増幅器。 ２００・・・アウトプットノード。 ２１０．２２０・・・ノード。 Ａｎ （Ａｌ−Ａ１２８）・・・出力アドレスライン。 Ｄｎ （Ｄｉ−Ｄ１２８）−データライン、Ｑｎ （Ｑ
ｌ−Ｑ１２８）・・・データ セレクト トランジスタ
。 Ｗｎ （Ｗｌ−Ｗｌ ２８） −−ワードライン、ＰＬ
−ＰＬ４・・・トランジスタ、 Ｔｌ−Ｔ６・・・トランジスタ。 Ｎ１−Ｎ２３・・・トランジスタ、 Ｄ、Ｄ・・・共通データライン、 Ｓｎ・・・データラインセレクト信号、ＲＷ・・・参照
信号、 ＲＤ・・・参照電圧、ｄ、ｄ・・・ノード。 ヒ」θ６ ヒｌ（Ｊ、９ 一〇） 手 続 補 正 書 （方式） ％式％
ク図、第２図は従来のＳＲＡＭメモリセルの概略回路図
、第３図は本発明のＳＲＡＭメモリセルの一実施態様の
概略回路図、第４図は第３図のメモリセルにおけるリフ
レッシュ、読み出し操作中に用いられる信号波形図、第
５図は第３図のメモリセルにおける書き込み中に用いら
れる信号波形図、第６図（ａ）−（ｃ）は、本発明のＳ
ＲＡＭセルの読み出し−書き込みおよびリフレッシュを
行う際使用される、ワードラインアドレスとリフレッシ
ュデコーダおよびワードライントライバの概略説明図、
第７図は本発明のＳＲＡＭセルを用いる際使用される一
実施態様のワードライン参照電圧発生器の概略回路図、
第８図は本発明のＳＲＡＭセルを用いる際使用される一
実施態様のデータライン参照電圧発生器の概略回路図で
ある。 １０・・・ワードラインデコーダとドライバ、１２・・
・検知増幅器、 １４・・・出力緩衝増幅器、１６・・
・データ アウトパッド、 １８・・・入力緩衝増幅器、 ２０・・・データラインデコーダとセレクタ、２２・・
・データインパッド、 ３０・・・ＳＲＡＭセル、 ４０・・・データライン ドライバ、 ５０・・・差検知増幅器、 １００・・・アドレスデコーダ、 １１０・・・リフレッシュカウンタ、 １２０・・・デコーダ。 １３０・・・アウトプットノード、 １６０．１７０
・・・ノード＋ １７２．１７６・・・ＮＡＮＤゲ
ート、１７４．１７８，１８０・・・インバータ。 １９０・・・差動増幅器。 ２００・・・アウトプットノード。 ２１０．２２０・・・ノード。 Ａｎ （Ａｌ−Ａ１２８）・・・出力アドレスライン。 Ｄｎ （Ｄｉ−Ｄ１２８）−データライン、Ｑｎ （Ｑ
ｌ−Ｑ１２８）・・・データ セレクト トランジスタ
。 Ｗｎ （Ｗｌ−Ｗｌ ２８） −−ワードライン、ＰＬ
−ＰＬ４・・・トランジスタ、 Ｔｌ−Ｔ６・・・トランジスタ。 Ｎ１−Ｎ２３・・・トランジスタ、 Ｄ、Ｄ・・・共通データライン、 Ｓｎ・・・データラインセレクト信号、ＲＷ・・・参照
信号、 ＲＤ・・・参照電圧、ｄ、ｄ・・・ノード。 ヒ」θ６ ヒｌ（Ｊ、９ 一〇） 手 続 補 正 書 （方式） ％式％
Claims (1)
- 【特許請求の範囲】 １）ワードラインと相補データラインおよびメモリセル
を含む読み出し−書き込みメモリにおいて、該メモリセ
ルはデータ信号を２レベル中の１レベルで蓄積する相補
データノードを含み、該データノードにおけるデータ信
号はそれらの所望値を保つために周期的リフレッシュを
必要とし、該メモリセルは、該データラインの１つにそ
れぞれ接続された第１の出力端子と、該データノードに
それぞれ接続された第２の出力端子と該ワードラインに
接続された制御端子とをもつ第１と第２のＭＯＳトラン
ジスタおよび該データノードの一つにそれぞれ接続され
た一つの出力端子と他の該データノードにそれぞれ接続
された制御端子とをもつ第３と第４のＭＯＳトランジス
タを含み、前記メモリはさらに、読み出しまたは書き込
み操作の期間、第１制御信号を前記ワードラインの第１
レベルにおき、リフレッシュ操作の期間、第２制御信号
を該第１制御信号のレベルより低いレベルにおくための
手段からなり、該低電位レベル信号が、前記第１と第２
のトランジスタを、該より高電位レベルの第１制御信号
より高いオン抵抗にターンオンしてなることを特徴とす
る静的ランダムアクセスメモリ。 ２）前記第１と第２のトランジスタの抵抗が実質的に等
しく、前記第３と第４のトランジスタの抵抗が実質的に
等しい請求項１に記載のメモリ。 ３）前記第１と第２のトランジスタの抵抗が、前記第３
と第４のトランジスタの抵抗より大きい請求項１に記載
のメモリ。 ４）前記第１と第２のトランジスタの抵抗が、前記第３
と第４のトランジスタの抵抗の５倍である請求項３に記
載のメモリ。 ５）第５と第６のトランジスタが、それぞれ前記データ
ラインの１つに接続された出力端子をもつ請求項４に記
載のメモリ。 ６）前記第５と第６のトランジスタの抵抗が、それぞれ
前記第１と第３のトランジスタおよび第２と第４のトラ
ンジスタを連結した直列抵抗より小さい請求項５に記載
のメモリ。 ７）前記第１、第２、第３および第４のトランジスタが
、すべて第１の導電型である請求項６に記載のメモリ。 ８）前記第５と第６のトランジスタがそれぞれ第２の導
電型である請求項７に記載のメモリ。 ９）前記第１、第２、第３および第４のトランジスタが
ＮＭＯＳトランジスタで、前記第５と第６のトランジス
タがＰＭＯＳトランジスタである請求項８に記載のメモ
リ。 １０）前記第５と第６のトランジスタがそれぞれ前記デ
ータラインの一つに接続された出力端子をもつ請求項１
に記載のメモリ。 １１）前記第５と第６のトランジスタの抵抗が、それぞ
れ前記第１と第３のトランジスタおよび第２と第４のト
ランジスタを連結した直列抵抗より小さい請求項１に記
載のメモリ。 １２）前記第１、第２、第３および第４のトランジスタ
が、すべて第１の導電型である請求項１に記載のメモリ
。 １３）前記第５と第６のトランジスタが、それぞれ第２
の導電型である請求項２に記載のメモリ。 １４）前記第１、第２、第３および第４のトランジスタ
がＮＭＯＳトランジスタであり、前記第５と第６のトラ
ンジスタがＰＭＯＳトランジスタである請求項３に記載
のメモリ。
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|---|---|---|---|
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| US390086 | 1989-08-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482080A true JPH0482080A (ja) | 1992-03-16 |
Family
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Family Applications (1)
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| JP2181705A Pending JPH0482080A (ja) | 1989-08-07 | 1990-07-11 | 静的ランダムアクセスメモリ |
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| Country | Link |
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- 1990-05-03 FR FR909005570A patent/FR2650694B3/fr not_active Expired - Lifetime
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