JPS6160577B2 - - Google Patents
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- JPS6160577B2 JPS6160577B2 JP56176912A JP17691281A JPS6160577B2 JP S6160577 B2 JPS6160577 B2 JP S6160577B2 JP 56176912 A JP56176912 A JP 56176912A JP 17691281 A JP17691281 A JP 17691281A JP S6160577 B2 JPS6160577 B2 JP S6160577B2
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- Japan
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- semiconductor device
- manufacturing
- organic material
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しく
は素子分離領域の形成工程を改良した半導体装置
の製造方法に係る。
は素子分離領域の形成工程を改良した半導体装置
の製造方法に係る。
半導体装置の製造においては、通常、半導体基
板の素子領域を分離するための誘電体からなる素
子分離領域を形成する工程が行われている。特
に、半導体装置が高集積化されるにつれ、素子分
離領域の占める面積が相対的に大かくなり高集積
化の妨げになるため、素子分離領域の微細化技術
の確立等が要望されている。
板の素子領域を分離するための誘電体からなる素
子分離領域を形成する工程が行われている。特
に、半導体装置が高集積化されるにつれ、素子分
離領域の占める面積が相対的に大かくなり高集積
化の妨げになるため、素子分離領域の微細化技術
の確立等が要望されている。
ところで、従来、素子分離領域の形成方法とし
ては、エルゼ・クーイ等によつて発明されたいわ
ゆるコプラナー法が主に採用されている。これら
は、特願昭46−37574、特願昭46−50734、特願昭
48−51237等に詳細に述べられている。以下その
方法を第１図を参照して説明する。まず、半導体
基板、例えばＰ型のシリコン基板１上に熱酸化法
により酸化膜２を形成し、さらに該酸化膜２の素
子領域予定部３上に写真蝕刻法により選択的に耐
酸化性マスク材となるシリコン窒化膜パターン４
を形成する。次に、該シリコン窒化膜パターン４
をマスクとして素子分離領域の反転防止用の不純
物（例えばボロン）を酸化膜２を通過させてイオ
ン注入し、不純物イオン注入層５を形成する（第
１図ａ図示）。次いで、シリコン窒化膜パターン
４をマスクとして熱酸化処理を行い、素子分離領
域６及びその下にP+反転防止層７を形成する
（第１図ｂ図示）。次いで、シリコン窒化膜パター
ン４及びその下の酸化膜２を除去し、素子領域予
定部３に素子を形成する。
ては、エルゼ・クーイ等によつて発明されたいわ
ゆるコプラナー法が主に採用されている。これら
は、特願昭46−37574、特願昭46−50734、特願昭
48−51237等に詳細に述べられている。以下その
方法を第１図を参照して説明する。まず、半導体
基板、例えばＰ型のシリコン基板１上に熱酸化法
により酸化膜２を形成し、さらに該酸化膜２の素
子領域予定部３上に写真蝕刻法により選択的に耐
酸化性マスク材となるシリコン窒化膜パターン４
を形成する。次に、該シリコン窒化膜パターン４
をマスクとして素子分離領域の反転防止用の不純
物（例えばボロン）を酸化膜２を通過させてイオ
ン注入し、不純物イオン注入層５を形成する（第
１図ａ図示）。次いで、シリコン窒化膜パターン
４をマスクとして熱酸化処理を行い、素子分離領
域６及びその下にP+反転防止層７を形成する
（第１図ｂ図示）。次いで、シリコン窒化膜パター
ン４及びその下の酸化膜２を除去し、素子領域予
定部３に素子を形成する。
上述した方法によれば素子分離領域の段面形状
が比較的平滑である等の特長を有する。しかしな
がら、素子分離領域６を形成するための熱酸化処
理工程において以下に述べる種々の問題点が生起
する。
が比較的平滑である等の特長を有する。しかしな
がら、素子分離領域６を形成するための熱酸化処
理工程において以下に述べる種々の問題点が生起
する。
シリコン窒化膜パターン４のシリコン基板１
に与える応力がシリコン基板１に酸化誘起欠陥
（oxidation enhanced stacking fauilt）を生じ
させ、素子の特性を悪化させる。
に与える応力がシリコン基板１に酸化誘起欠陥
（oxidation enhanced stacking fauilt）を生じ
させ、素子の特性を悪化させる。
シリコン窒化膜パターン４から酸化膜２を通
してシリコン基板１中に窒素化合物が拡散し
て、いわゆるホワイトリボンがシリコン基板１
に形成され、素子の特性を悪化させる。
してシリコン基板１中に窒素化合物が拡散し
て、いわゆるホワイトリボンがシリコン基板１
に形成され、素子の特性を悪化させる。
不純物イオン注入層５の不純物が長時間の熱
酸化処理により横方向に大幅に拡散し、P+反
転防止層７が素子形成予定部３に延出して形成
され、素子領域の縮小化が生じ、MIS−FET
ではいわゆる狭チヤネル効果により闘値電圧の
変化が生じる。
酸化処理により横方向に大幅に拡散し、P+反
転防止層７が素子形成予定部３に延出して形成
され、素子領域の縮小化が生じ、MIS−FET
ではいわゆる狭チヤネル効果により闘値電圧の
変化が生じる。
素子分離領域６が素子形成予定部３にまで喰
い込む。いわゆるバーズビーク８が生じて設計
通りに素子を形成することが困難になり、高集
積化の妨げとなる。
い込む。いわゆるバーズビーク８が生じて設計
通りに素子を形成することが困難になり、高集
積化の妨げとなる。
本発明は上記問題点を解消するためになされた
ものであり、簡略化された製造工程で素子分離領
域及び反転防止層を自己整合で形成できるととも
に、酸化誘起欠陥、ホワイトリボン及びバーズビ
ークの発生を防止でき、かつ素子領域の縮小化を
生じにくくさせて、高性能、高集積度の半導体装
置を製造し得る半導体装置の製造方法を提供しよ
うとするものである。
ものであり、簡略化された製造工程で素子分離領
域及び反転防止層を自己整合で形成できるととも
に、酸化誘起欠陥、ホワイトリボン及びバーズビ
ークの発生を防止でき、かつ素子領域の縮小化を
生じにくくさせて、高性能、高集積度の半導体装
置を製造し得る半導体装置の製造方法を提供しよ
うとするものである。
すなわち本発明は、一導電型の半導体基板に絶
縁膜を形成する工程と、該絶縁膜の素子領域予定
部上に選択的に被膜パターンを形成する工程と、
該被膜パターンをマスクとして基板と同導電型の
不純物をイオン注入する工程と、全面に有機材料
膜を被覆する工程と、該有機材料膜を表面から一
部除去して前記被膜パターンの表面を露出させる
工程と、残存した有機材料膜をマスクとして前記
被膜パターン及び同パターン下の絶縁膜部分を順
次除去する工程とを具備したことを特徴とするも
のである。
縁膜を形成する工程と、該絶縁膜の素子領域予定
部上に選択的に被膜パターンを形成する工程と、
該被膜パターンをマスクとして基板と同導電型の
不純物をイオン注入する工程と、全面に有機材料
膜を被覆する工程と、該有機材料膜を表面から一
部除去して前記被膜パターンの表面を露出させる
工程と、残存した有機材料膜をマスクとして前記
被膜パターン及び同パターン下の絶縁膜部分を順
次除去する工程とを具備したことを特徴とするも
のである。
本発明における絶縁膜としては、例えば熱酸化
膜、CVD−SiO2膜等が拳げられる。
膜、CVD−SiO2膜等が拳げられる。
本発明における被膜パターンとしては、例えば
多結晶シリコン、金属、窒化物、酸化物等が拳げ
られる。
多結晶シリコン、金属、窒化物、酸化物等が拳げ
られる。
また、本発明に用いる有機材料としては、ポリ
イミドのような樹脂あるいはフオトレジスト、例
えばAZ−111（シツプレイ社製商品名）のような
ポジ型フオトレジストが拳げられる。
イミドのような樹脂あるいはフオトレジスト、例
えばAZ−111（シツプレイ社製商品名）のような
ポジ型フオトレジストが拳げられる。
以下本発明をMOS型トランジスタの製造に適
用した例について第２図ａ〜ｆを照して説明す
る。
用した例について第２図ａ〜ｆを照して説明す
る。
実施例
(i) まず、Ｐ型（100）面のシリコン基板１１の
全面に熱酸化法により厚さ0.7μｍの酸化膜１
２を形成した。次に、酸化膜１２上にCVD法
により厚さ１μｍの多結晶シリコンを成長さ
せ、写真蝕刻法により素子領域予定部１３上に
多結晶シリコンパターン１４を形成した（第２
図ａ図示）。次に、多結晶シリコンパターン１
４をマスクとして素子分離領域の反転防止のた
めにボロンイオンを加速電圧200KeV、ドーズ
量３×1012cm-2の条件でイオン注入を行い、ア
ニールしてP+反転防止層１５を形成した（第
２図ｂ図示）。アニールの熱処理は短時間であ
り、ボロンイオンは横方向にほとんど拡散せ
ず、P+反転防止層１５が素子領域予定部１３
に延出しないので、素子領域の縮小化は生じに
くい。
全面に熱酸化法により厚さ0.7μｍの酸化膜１
２を形成した。次に、酸化膜１２上にCVD法
により厚さ１μｍの多結晶シリコンを成長さ
せ、写真蝕刻法により素子領域予定部１３上に
多結晶シリコンパターン１４を形成した（第２
図ａ図示）。次に、多結晶シリコンパターン１
４をマスクとして素子分離領域の反転防止のた
めにボロンイオンを加速電圧200KeV、ドーズ
量３×1012cm-2の条件でイオン注入を行い、ア
ニールしてP+反転防止層１５を形成した（第
２図ｂ図示）。アニールの熱処理は短時間であ
り、ボロンイオンは横方向にほとんど拡散せ
ず、P+反転防止層１５が素子領域予定部１３
に延出しないので、素子領域の縮小化は生じに
くい。
(ii) 次いで、全面に例えばAZ−111（シツプレイ
社製商品名）のようなポジ型フオトレジスト１
６を３μｍ被覆し、130℃で20分間加熱した
（第２図ｃ図示）。この熱処理によりポジ型フオ
トレジスト１６中の溶剤を除去するとともにポ
ジ型フオトレジスト１６は軟化して多結晶シリ
コンパターン１４上では比較的薄く、酸化膜１
２上では比較的厚く被覆される。つづいて、
CF4−８％O2のプラズマ雰囲気（0.4Torr、
130W）中で20分間処理し、ポジ型フオトレジ
スト１６を表面から一部エツチングして多結晶
シリコンパターン１４の表面を露出させた（第
２図ｄ図示）。次に、素子分離領域上に残存し
たポジ型フオトレジスト１６′をマスクとして
多結晶シリコンパターン１４及び同パターン下
の酸化膜１２部分を順次除去し、素子分離領域
１７を形成した。ひきつづき、残存したポジ型
フオトレジスト１６′を除去した（第２図ｅ図
示）。上記の工程で形成された素子分離領域１
７にはバーズビークは発生せず、素子分離領域
１７及びP+反転防止層が自己整合で形成され
た。
社製商品名）のようなポジ型フオトレジスト１
６を３μｍ被覆し、130℃で20分間加熱した
（第２図ｃ図示）。この熱処理によりポジ型フオ
トレジスト１６中の溶剤を除去するとともにポ
ジ型フオトレジスト１６は軟化して多結晶シリ
コンパターン１４上では比較的薄く、酸化膜１
２上では比較的厚く被覆される。つづいて、
CF4−８％O2のプラズマ雰囲気（0.4Torr、
130W）中で20分間処理し、ポジ型フオトレジ
スト１６を表面から一部エツチングして多結晶
シリコンパターン１４の表面を露出させた（第
２図ｄ図示）。次に、素子分離領域上に残存し
たポジ型フオトレジスト１６′をマスクとして
多結晶シリコンパターン１４及び同パターン下
の酸化膜１２部分を順次除去し、素子分離領域
１７を形成した。ひきつづき、残存したポジ型
フオトレジスト１６′を除去した（第２図ｅ図
示）。上記の工程で形成された素子分離領域１
７にはバーズビークは発生せず、素子分離領域
１７及びP+反転防止層が自己整合で形成され
た。
(iii) 次いで、素子領域予定部１３上に薄い熱酸化
膜を形成し、全面に多結晶シリコンを堆積し、
パターニングしてゲート電極１８を形成し、こ
のゲート電極１８をマスクとして前記薄い熱酸
化膜をエツチングしてゲート酸化膜１９を形成
した。次に、ゲート電極１８をマスクとして砒
素をイオン注入し、アニールしてｎ+のソー
ス、ドレイン領域２０，２１を形成した。つづ
いて、全面にCVD−SiO2膜２２を成長させ、
コンタクトホール２３，２３を開孔し、全面に
Al膜を蒸着し、パターニングしてAl配線２４
…を形成してｎチヤネルMOS型トランジスタ
を製造した（第２図ｆ図示）。
膜を形成し、全面に多結晶シリコンを堆積し、
パターニングしてゲート電極１８を形成し、こ
のゲート電極１８をマスクとして前記薄い熱酸
化膜をエツチングしてゲート酸化膜１９を形成
した。次に、ゲート電極１８をマスクとして砒
素をイオン注入し、アニールしてｎ+のソー
ス、ドレイン領域２０，２１を形成した。つづ
いて、全面にCVD−SiO2膜２２を成長させ、
コンタクトホール２３，２３を開孔し、全面に
Al膜を蒸着し、パターニングしてAl配線２４
…を形成してｎチヤネルMOS型トランジスタ
を製造した（第２図ｆ図示）。
しかして上記実施例によれば、半導体基板１１
上に予め素子分離領域１７となるべき酸化膜１２
を形成し、該酸化膜１２上に素子領域予定部１３
を覆うように多結晶シリコンパターン１４を形成
し、該多結晶シリコンパターン１４をマスクとし
て反転防止のための不純物をイオン注入するた
め、不純物はアニールによつて横方向に拡散する
だけなので、反転防止層１５による素子領域の縮
小化は生じにくい。また、この後全面にポジ型レ
ジスト１６を被膜し、該ポジ型レジスト１６を表
面から一部除去して、多結晶シリコンパターン１
４を露出させ、該多結晶シリコンパターン１４と
逆パターンとなる残存したポジ型レジスト１６′
をマスクとして多結晶シリコンパターン１４及び
同パターン下の酸化膜１２部分を順次除去して素
子分離領域１７を形成するため、素子分離領域１
７及び反転防止層１５が自己整合で形成できる。
しかもバーズビークのない設計寸法通りの素子分
離領域１７を形成できる。更に、長時間の熱酸化
によつて素子分離領域を形成する方法ではないた
め仮に被膜パターンとしてシリコン窒化膜を用い
ても酸化誘起欠陥及びホワイトリボンが発生する
余地はない。したがつて、高性能化、高集積化を
達成したMOS型トランジスタを製造できる。
上に予め素子分離領域１７となるべき酸化膜１２
を形成し、該酸化膜１２上に素子領域予定部１３
を覆うように多結晶シリコンパターン１４を形成
し、該多結晶シリコンパターン１４をマスクとし
て反転防止のための不純物をイオン注入するた
め、不純物はアニールによつて横方向に拡散する
だけなので、反転防止層１５による素子領域の縮
小化は生じにくい。また、この後全面にポジ型レ
ジスト１６を被膜し、該ポジ型レジスト１６を表
面から一部除去して、多結晶シリコンパターン１
４を露出させ、該多結晶シリコンパターン１４と
逆パターンとなる残存したポジ型レジスト１６′
をマスクとして多結晶シリコンパターン１４及び
同パターン下の酸化膜１２部分を順次除去して素
子分離領域１７を形成するため、素子分離領域１
７及び反転防止層１５が自己整合で形成できる。
しかもバーズビークのない設計寸法通りの素子分
離領域１７を形成できる。更に、長時間の熱酸化
によつて素子分離領域を形成する方法ではないた
め仮に被膜パターンとしてシリコン窒化膜を用い
ても酸化誘起欠陥及びホワイトリボンが発生する
余地はない。したがつて、高性能化、高集積化を
達成したMOS型トランジスタを製造できる。
なお、上記実施例では多結晶シリコンパターン
の厚さは１μｍが最適であつたが、反転防止のた
めのイオン注入の阻止能及びポジ型フオトレジス
トの粘性を考慮して適当な条件を選べば、厚さを
0.3〜1.5μｍに変化させることができる。
の厚さは１μｍが最適であつたが、反転防止のた
めのイオン注入の阻止能及びポジ型フオトレジス
トの粘性を考慮して適当な条件を選べば、厚さを
0.3〜1.5μｍに変化させることができる。
また、本発明は上記実施例の如くｎチヤネル
MOS型トランジスタに限らず、ＰチヤネルMOS
型トランジスタ、バイポーラトランジスタにも同
様に適用できる。
MOS型トランジスタに限らず、ＰチヤネルMOS
型トランジスタ、バイポーラトランジスタにも同
様に適用できる。
以上詳述した如く本発明によれば、簡略化され
た製造工程で素子分離領域及び反転防止層を自己
整合で形成できるとともに、酸化誘起欠陥、ホワ
イトリボン及びバーズビークの発生を防止でき、
かつ素子領域の縮小化を生じにくくさせて、高性
能化、高集積化を達成し得る半導体装置の製造方
法を提供できるものである。
た製造工程で素子分離領域及び反転防止層を自己
整合で形成できるとともに、酸化誘起欠陥、ホワ
イトリボン及びバーズビークの発生を防止でき、
かつ素子領域の縮小化を生じにくくさせて、高性
能化、高集積化を達成し得る半導体装置の製造方
法を提供できるものである。
第１図ａ，ｂは従来のコプラナー法による半導
体装置の製造工程を示す断面図、第２図ａ〜ｆは
本発明の実施例における半導体装置の製造工程を
示す断面図である。 １１……Ｐ型シリコン基板、１２……酸化膜、
１３……素子領域予定部、１４……多結晶シリコ
ンパターン、１５……Ｐ+反転防止層、１６……
ポジ型レジスト、１７……素子分離領域、１８…
…ゲート電極、１９……ゲート酸化膜、２０，２
１……ｎ+型ソース・ドレイン領域、２２……
CVD−SiO2膜、２３……コンタクトホール、２
４……Al配線。
体装置の製造工程を示す断面図、第２図ａ〜ｆは
本発明の実施例における半導体装置の製造工程を
示す断面図である。 １１……Ｐ型シリコン基板、１２……酸化膜、
１３……素子領域予定部、１４……多結晶シリコ
ンパターン、１５……Ｐ+反転防止層、１６……
ポジ型レジスト、１７……素子分離領域、１８…
…ゲート電極、１９……ゲート酸化膜、２０，２
１……ｎ+型ソース・ドレイン領域、２２……
CVD−SiO2膜、２３……コンタクトホール、２
４……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板に絶縁膜を形成する工
程と、該絶縁膜の素子領域予定部上に選択的に被
膜パターンを形成する工程と、該被膜パターンを
マスクとして基板と同導電型の不純物をイオン注
入する工程と、全面に有機材料膜を被覆する工程
と、該有機材料膜を表面から一部除去して前記被
膜パターンの表面を露出させる工程と、残存した
有機材料膜をマスクとして前記被膜パターン及び
同パターン下の絶縁膜部分を順次除去する工程と
を具備したことを特徴とする半導体装置の製造方
法。 ２ 被膜パターンが多結晶シリコン、金属、窒化
物又は酸化物からなることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。 ３ 有機材料が樹脂からなることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方
法。 ４ 樹脂がフオトレジストからなることを特徴と
する特許請求の範囲第３項記載の半導体装置の製
造方法。 ５ フオトレジストがポジ型フオトレジストから
なることを特徴とする特許請求の範囲第４項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176912A JPS5878437A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176912A JPS5878437A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5878437A JPS5878437A (ja) | 1983-05-12 |
| JPS6160577B2 true JPS6160577B2 (ja) | 1986-12-22 |
Family
ID=16021926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56176912A Granted JPS5878437A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878437A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4762805A (en) * | 1985-12-17 | 1988-08-09 | Advanced Micro Devices, Inc. | Nitride-less process for VLSI circuit device isolation |
-
1981
- 1981-11-04 JP JP56176912A patent/JPS5878437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5878437A (ja) | 1983-05-12 |
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