JPS628028B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に絶
縁物による素子分離技術を改良した半導体装置の
製造方法に係る。

半導体集積回路における分離技術に関しては高
集積化、製造プロセスの容易化を図るものとして
一般に分離領域を選択酸化技術によつて形成した
酸化膜を使用するものが知られている。この方式
によれば、能動領域の周囲が酸化膜によつて取り
囲まれているため、ベース拡散等においてセルフ
アラインメントが可能で従来のようなマスク合せ
のための不要な部分が省略でき、高集積化が可能
となり、また側面が深い酸化膜により構成された
ことによつて接合容量は桁違いに減少する。しか
しながら、この方式ではシリコン基板中に熱酸化
膜を選択的に埋没させる構造のため、シリコン基
板に大きな歪が生じ、素子の電気的特性を劣化さ
せ、耐酸化性マスクの構造、構成、膜厚及び選択
酸化条件、時にはシリコン基板そのものの材料自
身の選択に著しい制限を与えている。これは、例
えば文献IEDM“High Pressure Oxidation for
Isolation of High Speed Bipolar Devices”
1979年PP340〜343に記載されている。

また、窒化シリコン膜をマスクにして熱酸化を
行なうと、“ホワイトリボン”と称されるシリコ
ンナイトライドが窒化シリコン膜下のシリコン基
板中に形成され、これが素子の耐圧不良の原因と
なる。

このようなことから、本出願人は半導体基板上
に該基板より酸化速度の速い材料層を形成し、こ
の材料層上に耐酸化性マスクを選択的に形成した
後該材料層を選択酸化し、酸化膜を形成し、更に
前記マスクとその下の材料層の少なくとも一部を
除去することにより、半導体基板への熱影響によ
る欠陥発生を抑制し、かつホワイトリボンの発生
を防止し電気特性の良好な半導体装置の製造方法
を提案した（特願昭55−27310号）。しかしなが
ら、この方法では半導体基板上の材料層を選択酸
化する際、該材料層の酸化が終了すると、その下
の基板が酸化され始めるため、材料層の酸化終点
を厳格に制御する必要があつた。また、材料層と
して不純物ドープ多結晶シリコン層を用いた場
合、選択酸化時に多結晶シリコン層中の不純物が
半導体基板の素子領域に拡散する恐れがある。例
えば、多結晶シリコン層中に高濃度のリンを含む
場合、ｎチヤンネルトランジスタでは、選択酸化
時に素子領域にリンが拡散して所望の閾値を得る
ことが困難となる。

本発明は上記本出願人提案の方法を改良するた
めになされたもので、半導体基板上に酸化膜と窒
化シリコン膜を介して該基板より酸化速度の速い
材料層を形成し、これを耐酸化性マスクを用いて
選択酸化することにより、前記窒化シリコン膜の
酸化阻止作用によつて材料層の酸化終点を制御せ
ずに、半導体基板への酸化を招くことなく素子間
分離膜を形成でき、もつて半導体基板への熱影響
を抑制すると共にストレス発生を確実に防止で
き、欠陥発生の極めて少ない基板を有し電気特性
の良好な半導体装置を製造し得る方法を提供しよ
うとするものである。

すなわち、本発明は半導体基板上に酸化膜及び
窒化シリコン膜を順次形成する工程と、この窒化
シリコン膜上に前記基板より酸化速度の速い材料
層を形成する工程と、この材料層上に耐酸化マス
クを選択的に形成する工程と、この耐酸化性マス
クを用いて前記基板に該基板と同導電型の不純物
をドーピングする工程と、前記耐酸化性マスクを
用いて前記材料層を選択酸化して厚い酸化膜を形
成する工程と、前記耐酸化性マスクを除去した
後、露出した残存材料層を少なくとも一部除去す
る工程とを具備したことを特徴とするものであ
る。

本発明における半導体基板としては、ｐ型シリ
コン基板、ｎ型シリコン基板、或いはGaAsなど
の化合物半導体基板等を挙げることができる。

本発明における基板上に形成される酸化膜及び
窒化シリコン膜は材料層の選択酸化時に該材料層
下の基板が酸化されるのを防ぐ酸化ストツパの作
用を有する。また、こうした酸化膜及び窒化シリ
コン膜を基板と材料層間に介在させることによつ
て、材料層として高濃度不純物ドープ多結晶シリ
コン層を用いた場合、選択酸化時に該多結晶シリ
コン層中の不純物が半導体基板に拡散するのを阻
止できる。かかる窒化シリコン膜は主に基板への
酸化防止作用を、酸化膜は窒化シリコン膜による
基板へのストレス発生を抑制する緩衝材等として
の作用する。酸化膜の厚膜については500〜3000
Å、窒化シリコン膜の膜厚については酸化の阻止
作用と基板へのストレスを小さくする観点から
500〜3000Åにすることが望ましい。

本発明における半導体基板より酸化速度の速い
材料層は選択酸化により素子間分離膜としての酸
化膜を形成するために利用される。かかる材料と
しては、例えばリン、砒素、ボロンなどの不純物
が高濃度ドープされた多結晶シリコン、或いはモ
リブデンシリサイド、タングステンシリサイド、
タンタルシリサイドなどの金属硅化物等を挙げる
ことができる。

本発明における耐酸化性マスクの形成手段とし
ては、例えば材料層上に直接窒化シリコン膜を堆
積し、光蝕刻法で作られたフオトレジストパター
ンをエツチングマスクとしてパターニングして窒
化シリコンパターンからなる耐酸化性マスクを形
成する方法、材料層上に酸化膜、窒化シリコン膜
を順次形成し、これらを光蝕刻法で作られたフオ
トレジストパターンをエツチングマスクとしてパ
ターニングして２層構造の耐酸化性マスクを形成
する方法等を挙げることができる。こうして形成
された耐酸化性マスクは半導体基板にチヤンネル
ストツパを形成するための不純物ドーピングのマ
スクとして用いる。なお、この耐酸化性マスクを
形成する際に用いたフオトレジストパターンを不
純物ドーピングのマスクとして使用してもよい。
また、前記耐酸化性マスクは材料層の選択酸化時
のマスクとして用いる。特に、材料層上に直接窒
化シリコンパターンからなる耐酸化性マスクを形
成し、これを用いて材料層を選択酸化すると、マ
スク下への酸化膜の喰い込み、いわゆるバーズビ
ークを著しく抑制できると共に、残存材料層表面
の一部にオキシナイトライド膜が生成されるのを
防止できる。なお、オキシナイトライド膜が生成
されないことによる効果は以下の如くである。即
ち、選択酸化により材料層の露出部付近に厚い酸
化膜を形成し、マスクを除去した後、残存材料層
を除去するが、この除去にあたつては形成すべき
素子間分離膜がオーバーハング構造となるのを避
けるために反応性スパツタイオンエツチングによ
り除去する。しかし、このエツチング時に残存し
た帯状のオキシナイトライド膜が生成されると、
これがエツチングマスクとして作用し、厚い酸化
膜に沿つて材料層が残る。こうした状態で残つた
材料層を熱酸化して酸化膜に変換すると、素子間
分離膜の面積が広くなる、つまり寸法変換差が大
きくなり、素子の微細化の妨げとなる。したがつ
て、選択酸化時に、耐酸化性マスク下の材料層表
面の一部にオキシナイトライド膜が生じないこと
は、素子の微細化の点から極めて有益である。

本発明における残存材料層の除去手段として
は、酸化膜端部下がオーバーハング構造となるの
を避けるために、基板に対して略垂直に残存材料
層をエツチングし得る反応性スパツタイオンエツ
チング法、イオンビームエツチング法などの異方
性エツチング法を採用することが望ましい。

次に、本発明をｎチヤンネルMOS Ｉ Ｃの製
造に適用した例について図面を参照して説明す
る。

実施例 １ 〔〕 まず、ｐ型の単結晶シリコン基板１を熱
酸化処理して、その主面に厚さ1000Åの熱酸化
膜２を成長させ、更に厚さ1000Åの窒化シリコ
ン膜３を堆積した後、窒化シリコン膜３上に多
結晶シリコンをPOCl₃雰囲気中で気相成長さ
せ、基板より酸化速度の速い材料層である厚さ
4000Åのリンドープ多結晶シリコン層４を堆積
した（第１図ａ図示）。つづいて、多結晶シリ
コン層４上に直接厚さ2000Åの窒化シリコン膜
を気相成長法により堆積し、反応性スパツタイ
オンエツチングを用いてフオトエツチングプロ
セスにより窒化シリコンパターン５を形成し
た。ひきつづき、窒化シリコンパターン５をマ
スクとしてボロンを出力180KeV、ドーズ量４
×10¹³／cm²の条件でイオン注入し、活性化して
基板１にp⁺型のチヤンネルストツパ６を形成
した（第１図ｂ図示）。なお、この場合窒化シ
リコンパターンの形成に使用したフオトレジス
トパターンをマスクとしてボロンのイオン注入
を行なつてもよい。

〔〕 次いで、窒化シリコンパターン５を耐酸
化性マスクとして多結晶シリコン層４を選択酸
化した。この時、基板１は全く酸化されること
なく多結晶シリコン層４の露出部付近が酸化さ
れて寸法変換差が0.15μｍの素子間分離用の厚
さ8000Åの厚い酸化膜７が形成された（第１図
ｃ図示）。また、窒化シリコンパターン５下の
厚い酸化膜に沿う残存多結晶シリコン層４′の
表面部分にはオキシナイトライド膜は全く生じ
なかつた。更に、同選択酸化において、多結晶
シリコン層４′中のリンがシリコン基板１に拡
散するのを熱酸化膜２及び窒化シリコン膜３に
より阻止された。

〔〕 次いで、窒化シリコンパターン５をCF₄
系のドライエツチングにより除去した後、残存
多結晶シリコン層４′をCCl₄系の反応性スパツ
タイオンエツチングで除去した。この時、残存
多結晶シリコン層４′表面上にはオキシナイト
ライド膜が存在していないため厚い酸化膜７に
対してセルフアラインで該多結晶シリコン層
４′が略垂直にエツチングされ、第１図ｄに示
す如く厚い酸化膜７のオーバーハング部に多結
晶シリコン層４″が残つた。つづいて、露出し
た窒化シリコン膜３及び熱酸化膜２部分をCF₄
プラズマ、フツ化アンモニウム液で順次除去し
て基板１表面の一部を露出させた（同第１図ｄ
図示）。

〔〕 次いで、熱酸化処理を施した。この時、
単結晶シリコン基板１の露出面に厚さ400Åの
ゲート酸化膜８が成長されると同時に、オーバ
ーハング部に残つた多結晶シリコン層４″が酸
化膜となり前記厚い酸化膜と共にオーバーハン
グのない素子間分離膜９が形成された（第１図
ｅ図示）。

〔〕 次いで、常法にしたがつてゲート酸化膜
８上に多結晶シリコンからなるゲート電極１０
を形成し、同ゲート電極１０をマスクとして砒
素のイオン注入、活性化を施してn⁺型のソー
ス、ドレイン（図示せず）を形成し、CVD−
SiO₂膜、Al配線形成等を経た後、1000℃、60
分間の熱処理を施してｎチヤンネルMOS Ｉ
Ｃを製造した（第１図ｆ図示）。

しかして、本発明は単結晶シリコン基板１上に
設けられた該基板より酸化速度の速いリンドープ
多結晶シリコン層４を選択酸化することにより素
子間分離膜を形成するため、基板１への熱影響を
抑制でき、熱影響に伴なう基板１への欠陥発生、
不純物の再拡散を少なくできる。また、従来の選
択酸化法の如く基板１を直接酸化して素子間分離
膜を造るのではなく、基板１上のリンドープ多結
晶シリコン層４の選択酸化により該シリコン層４
下の基板１が酸化されるのを窒化シリコン膜３で
防止しつつ、素子間分離膜９を形成するため、基
板１への多大なストレス発生を防止できる。しか
も、窒化シリコンパターン５をマスクとした選択
酸化において、リンドープ多結晶シリコン層４中
のリンが基板１に拡散するのを窒化シリコン膜３
及び熱酸化膜２により阻止できる。更に、選択酸
化時に、オキシナイトライド膜が多結晶シリコン
層４上の一部に形成されないことは勿論、基板１
上にも全く形成されない。したがつて欠陥発生が
極めて少なく、かつチヤンネル領域へのリンの拡
散のないｐ型単結晶シリコン基板１を備えること
から、所望の閾値電圧を有し電気特性が良好な高
信頼性のｎチヤンネルMOS Ｉ Ｃを製造でき
る。

また、リンドープ多結晶シリコン層４の選択酸
化時、窒化シリコンパターン５下の多結晶シリコ
ン層４部分への酸化膜の喰い込み、つまりバーズ
ビークは0.15μｍに抑えられること、並びに残存
多結晶シリコン層４′表面の一部にオキシナイト
ライド膜が生成せず、厚い酸化膜７に対してセル
フアラインで該多結晶シリコン層４′を略垂直に
エツチングできることにより、寸法変換差が少な
く微細な素子間分離膜９形成でき、その結果素子
の微細化が達成されたMOS Ｉ Ｃを得ることが
できる。

実施例 ２ () まず、前記実施例１の工程に従つてｐ型単
結晶シリコン基板１上に厚さ1000Åの熱酸化膜
２及び厚さ1000Åの窒化シリコン膜３を形成
し、更に同窒化シリコン膜３上に厚さ4000Åの
リンドープ多結晶シリコン層４を堆積（第２図
ａ図示）した後、多結晶シリコン層４上に窒化
シリコンパターン５を形成し、これをマスクと
してボロンを基板１にドーピングしてp⁺型の
チヤンネルストツパ６を形成した（第２図ｂ図
示）。つづいて、窒化シリコンパターン５を耐
酸化性マスクとして選択酸化し、厚さ6000Åの
酸化膜７を形成すると共に該酸化膜７とその下
の窒化シリコン膜３との間に多結晶シリコン薄
層１１を残存させた（第２図ｃ図示）。

() 次いで、窒化シリコンパターン５をCF₄系
のドライエツチングにより除去した後、露出し
た残存多結晶シリコン層４′をCCl₄系の反応性
スパツタイオンエツチングで除去した。この
時、残存多結晶シリコン層４′表面にはオキシ
ナイトライド膜が存在しないため、厚い酸化膜
７に対してセルフアラインで該多結晶シリコン
層４′が略垂直にエツチングされ、第２図ｄに
示す如く厚い酸化膜７のオーバーハング部に多
結晶シリコン層４″が残つた。ひきつづき、露
出した窒化シリコン膜３及び熱酸化膜２部分を
CF₄系のプラズマ、フツ化アンモニウム液で順
次除去して基板１表面を露出させた（同第２図
ｄ図示）。

() 次いで、熱酸化膜処理を施した。この時、
単結晶シリコン基板１の露出面に厚さ400Åの
ゲート酸化膜８が成長されると同時に、オーバ
ーハング部に残つた多結晶シリコン層４″が酸
化膜となり前記厚い酸化膜と共にオーバーハン
グのない素子間分離膜９が形成された（第２図
ｅ図示）。なお、この素子間分離膜９の中間付
近には多結晶シリコン薄層１１が存在してい
る。

() 次いで常法にしたがつてゲート酸化膜８上
に多結晶シリコンからなるゲート電極１０を形
成し、同ゲート電極１０をマスクとして砒素の
イオン注入、活性化を施してn⁺型のソース、
ドレイン（図示せず）を形成し、CVD−SiO₂
膜Al配線の形成等を経た後、1000℃、60分間
の熱処理を施してｎチヤンネルMOS Ｉ Ｃを
製造した（第２図ｆ図示）。

しかして、上記実施例２においては素子間分離
膜９の中間付近に比抵抗が小さいリンドープ多結
晶シリコン薄層１１が形成され、これに配線を接
続することによつて、シールド又は内部配線の一
部としての機能を果たすので高耐圧化が可能とな
り、更に外部からのNaイオン等の汚染にも強く
高信頼性のMOS Ｉ Ｃを得ることができる。

なお、本発明は上記実施例の如きｎチヤンネル
MOS Ｉ Ｃの製造のみに限らず、ｐチヤンネル
MOS Ｉ Ｃ、バイポーラＩ Ｃ、I²L、CCD等
にも同様に適用できるものである。

以上詳述した如く、本発明によれば半導体基板
上に酸化膜及び窒化シリコン膜を介して材料層を
形成し、この材料層を選択酸化することによつ
て、該材料層の酸化終点を制御せずに、基板への
酸化を招くことなく該基板上に素子間分離膜を形
成でき、もつて半導体基板への熱影響を抑制する
と共にストレス発生を確実に防止でき、穴陥発生
の極めて少ない基板を有し、電気特性の良好で素
子の微細化を達成した半導体装置を製造し得る方
法を提供できるものである。

【図面の簡単な説明】

第１図ａ〜ｆは本発明の実施例１におけるｎチ
ヤンネルMOS Ｉ Ｃの製造工程を示す断面図、
第２図ａ〜ｆは本発明の実施例２におけるｎチヤ
ンネルMOS Ｉ Ｃの製造工程を示す断面図であ
る。 １……ｐ型単結晶シリコン基板、２……熱酸化
膜、３……窒化シリコン膜、４……リンドープ多
結晶シリコン層、４′……残存多結晶シリコン
層、５……窒化シリコンパターン、６……p⁺型
のチヤンネルストツパ、７……厚い酸化膜、８…
…ゲート酸化膜、９……素子間分離膜、１０……
ゲート電極、１１……リンドープ多結晶シリコン
薄層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に酸化膜及び窒化シリコン膜を
   順次形成する工程と、この窒化シリコン膜上に前
   記基板より酸化速度の速い材料層を形成する工程
   と、この材料層上に耐酸化性マスクを選択的に形
   成する工程と、この耐酸化性マスクを用いて前記
   基板に該基板と同導電型の不純物をドーピングす
   る工程と、前記耐酸化性マスクを用いて前記材料
   層を選択酸化して厚い酸化膜を形成する工程と、
   前記耐酸化性マスクを除去した後、露出した残存
   材料層を少なくとも一部除去する工程とを具備し
   たことを特徴とする半導体装置の製造方法。 ２ 半導体基板より酸化速度の速い材料として、
   高濃度不純物ドープ多結晶シリコン、モリブデン
   シリサイド及びタングステンシリサイドのうちの
   少なくとも１つの材料を用いることを特徴とする
   特許請求の範囲第１項記載の半導体装置の製造方
   法。 ３ 耐酸化性マスクが窒化シリコンからなること
   を特徴とする特許請求の範囲第１項又は第２項記
   載の半導体装置の製造方法。 ４ 耐酸化性マスクの形成に用いるフオトレジス
   トを不純物のドーピングマスクとして使用するこ
   とを特徴とする特許請求の範囲第１項ないし第３
   項いずれか記載の半導体装置の製造方法。 ５ 耐酸化性マスクの形成に用いるフオトレジス
   トを該マスクの面積より大きくすることを特徴と
   する特許請求の範囲第１項ないし第３項のいずれ
   か記載の半導体装置の製造方法。