JPS6161395B2

JPS6161395B2 -

Info

Publication number: JPS6161395B2
Application number: JP55108677A
Authority: JP
Inventors: Masanori Ishibashi
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1980-08-06
Filing date: 1980-08-06
Publication date: 1986-12-25
Also published as: JPS5732495A

Description

【発明の詳細な説明】この発明はミユージツクシンセサイザ等の電子
楽器のエンベロープ制御装置に関する。

従来、デイジタル的にエンベロープ波形を発生
してエンベロープ制御を行う方式の１つとして、
ROM（リードオンリメモリ）にエンベロープ波
形を記憶させておき、該ROMからエンベロープ
波形を続出してエンベロープ制御を行うものがあ
るが、このROM読出し方式では一般に大容量
ROMが必要となり、コスト高になる欠点があ
る。またデイジタル方式の他のものでは、カウン
タを設け、該カウンタの計数値の大きさに応じて
該計数値を所定ビツトシフトして、指数関数波形
に近似したエンベロープ波形を得たり、或いは上
記カウンタの入力クロツクの周波数をエンベロー
プの各状態ごとに切替えることにより指数関数波
形に近似したエンベロープ波形を得、該エンベロ
ープ波形によりエンベロープ制御を行うようにし
たものもあるが、この方式の場合、指数関数波形
への近似度を高めるほど複雑なデコード回路等が
必要となり、同様にコスト高になる欠点がある。
なお、従来においても、所定の指数関数等の波形
演算を行つてエンベロープを得ることが研究され
ており、例えば特開昭52−102710号公報や特開昭
53−70812号公報にはそのような技術の開示があ
る。しかるに、これらの従来技術は、いまだ電子
楽器のアタツク、デイケイ、サステイン、リリー
ス等を有するエンベロープ波形を得るには不完全
なものであつた。即ち、上記特開昭52−102710号
公報では、アタツク部分のパラメータとして、ア
タツクレベルを選択しており、その結果、アタツ
クの最終レベルの大小に応じて出力されるエンベ
ロープデータの有効ビツト数が変化してしまい、
均一なエンベロープが波形信号に対してかけられ
なくなり、また、アタツク時間とデイケイ時間と
がアタツクの最終レベルの大きさに依存して変化
してしまい、通常ミユージツクシンセサイザでパ
ラメータとして考えられているアタツク時間、デ
イケイ時間の理解が容易でなくなる問題がある。
また、上記特開昭53−70812号公報の開示技術に
あつては、アタツクの立上りは、デイケイ、リリ
ースの立下りのスピードと同じであつて、ゆるや
かに立上ることになり、急峻に立上るべきところ
がそのようになつておらず不十分なアタツク感し
か得られないという欠点があつた。

他方、アナログ的にエンベロープ波形を発生し
てエンベロープ制御を行う方式としてはコンデン
サ、抵抗から成るCR充放電器を利用したもので
あり、コンデンサ、抵抗の各特性の経年変化が大
きくなると発生するエンベロープの特性が変化
し、音楽上好ましくない欠点、またコンデンサ、
抵抗等のデイスクリート部品を使用するためLSI
化が難しく、エンベロープジエネレータが大型化
する欠点、更にエンベロープのデイケイまたはサ
ステインの各期間においてサステインレバー等を
操作し、サステインレベルを変化させた場合、第
８図ａにみられるようにこのサステインレベルの
変化に対するエンベロープ出力の追随性が悪く、
演奏上好ましくない欠点等の種々の欠点がある。

この発明は、上述した事情に鑑みてなされたも
のであり、デイジタル回路によつて所定の指数関
数の波形演算を繰返し実行することによりエンベ
ロープ制御信号を得るようにしたもので、特にア
タツクが急峻であつて、かつその最終レベルがエ
ンベロープの最大レベルとなるようにして、アタ
ツク時間、デイケイ時間の理解が容易となるよう
にした電子楽器のエンベロープ制御装置を提供す
ることを目的とする。

以下、図面を参照してこの発明の一実施例を説
明する。先ず、本実施例の回路構成を説明する前
にエンベロープの概要につき説明する。第１図は
第３図のデイジタル回路により構成されるエンベ
ロープジエネレータで作成されるエンベロープ出
力、即ちエンベロープの一般的波形を示すもの
で、図中、ｔ_A，ｔ_D，ｔ_S，ｔ_Rは夫々、エンベロ
ープのアタツク時間、デイケイ時間、サステイン
時間、リリース時間を示し、またMAX，SUS，
Ｏは夫々エンベロープの振幅の最大レベル、サス
テインレベル、Ｏレベルを示す。

尚、アタツク時間、デイケイ時間、リリース時
間の各時間およびサステインレベルは夫々、アタ
ツクレバー、デイケイレバー、リリースレバー、
サステインレバー（共に図示略）の操作により任
意の値に設定される。また例えば鍵盤上のキーが
オンされると該オンキーに対するエンベロープが
上記エンベロープジエネレータにより作成される
が、そのキーオン時からアタツク時間ｔ_Aが開始
し、また一般にはアタツク時間が終了するとデイ
ケイ時間が開始し、更にデイケイ時間が終了する
とサステイン時間が開始し、そして上記キーがオ
フされるまで該サステイン時間が継続し、次いで
キーオフと共にリリース時間が開始してエンベロ
ープの振幅レベルがＯレベルに達すると上記リリ
ース時間が終了する。然し、この実施例ではエン
ベロープのアタツク時間中またはデイケイ期間中
にキーオフされたときには直ちにリリース状態と
なりキー操作と楽音発生状態が対応するように構
成されている。

第２図Ａは第３図の回路に使用される回路記号
とその論理式、一般記号との対応関係を示したも
ので、夫々、オアゲート、アンドゲート、スイツ
チングゲートを示している。第２図Ｂは第２図Ａ
の回路記号の応用例を示し、特に入力信号がａ，
ｂ，ｃの３種類の場合を示している。茲で、入力
信号ｃと出力信号ｄとの関係に特色がある。

次に第３図の回路構成を説明する。図中１はエ
ンベロープステータスカウンタで、図示するよう
にシフトレジスタ２およびこのシフトレジスタ２
の入力側に設けられたゲート回路３により構成さ
れている。このエンベロープステータスカウンタ
１は作成されるエンベロープのアタツク、デイケ
イ、サステイン、リリース、更に後述する空チヤ
ンネルの各状態をその計数値の内容により示すも
のである。

茲でこの実施例では、時分割多重処理方式を採
用して第３図の回路構成で８種類のエンベロープ
を生成可能とされている。そしてこれら時分割多
重処理によるエンベロープジエネレータの分割を
夫々チヤンネルと称し、また８個のエンベロープ
ジエネレータを第１チヤンネル〜第８チヤンネル
と夫々命名しておく。これによりこの実施例の場
合、最大８個のキーが同時にオン、オフされた場
合にもこれらの各キーに対するエンベロープを時
分割多重処理によりすべて制御可能である。そし
て第３図中のシフトレジスタ２をはじめとする各
種シフトレジスタはすべて８チヤンネル分の容量
をもち、夫々８本のレジスタがエスケード接続さ
れてなり、また第１段目のレジスタへの入力デー
タはシフトクロツクにより駆動されて後段側に順
次シフトされるようになつている。また同時に８
個以上のキーがオン、オフされていない場合には
何れかのチヤンネルのエンベロープジエネレータ
が空いているが、このようなエンベロープジエネ
レータのチヤンネルを空チヤンネルと称すること
にする。更にオンされたキーに対するチヤンネル
割当て動作等、この実施例の電子楽器全体の動作
の制御はCPU（中央処理装置：図示略）によつ
て行われるが、その制御内容の詳細については省
略する。

上記シフトレジスタ２は容量２ビツトのレジス
タ８本をカスケード接続してなり、またその下位
ビツト（１ビツト目）の出力は上位ビツト（２ビ
ツト目）の出力と共にデコーダ４に与えられるほ
か、アンドゲート５，６、オアゲート７，８を
夫々介して入力側に帰還されている。他方、上位
ビツトの出力はオアゲート９，１０、アンドゲー
ト１１，１２を夫々介し入力側に帰還されてい
る。

空チヤンネルがある場合においてあるキーがオ
ンされるとこのオンキーはある空チヤンネルを
CPUにより割当てられるが、この場合、キーオ
ン操作と共にキーボード（図示略）から出力され
るキーオンパルス（１ビツトタイムパルス）が上
記空チヤンネルに設定されているタイミングにて
エンベロープステータスカウンタ１に入力され、
オアゲート７，８を介し１段目のレジスタ（上記
空チヤンネルに対応するタイミングのレジスタ）
の１ビツト目に、また同時にインバータ１３、ア
ンドゲート１２を介し上記レジスタの２ビツト目
に与えられる。これにより上記空チヤンネルの状
態は「０」から「１」（共に10進数表示）に変化
し、以後、上述した循環回路により循環保持され
ると共に、上記オンキーに対するエンベロープ波
形の作成が該チヤンネルにて開始される。また該
チヤンネルに対する状態は次いでエンベロープが
アタツク状態からデイケイ状態、サステイン状
態、リリース状態と変化するにつれて上記レジス
タの内容は「１」から「２」（デイケイ状態、サ
ステイン状態）、「３」（リリース状態）と変化
し、次いで空チヤンネル状態の内容「０」に復帰
するように制御されるものである。

デコーダ４はシフトレジスタ２の出力を順次、
各チヤンネルごとにデコードするもので、各チヤ
ンネルの内容が夫々、「０」、「１」、「２」、「３」
のとき、該内容に夫々対応する出力端子「０」、
「１」、「２」、「３」から２値論理レベルの“１”
信号を出力する。茲で、出力端子「０」の出力は
インバータ１４を介しスイツチングゲート群１５
の各ゲートに与えられて該ゲートを開閉制御する
ほか、インバータ１６を介しアンドゲート１７に
与えられている。このアンドゲート１７はキーが
オフされた場合にキーボードから出力されるキー
オフパルス（１ビツトタイムパルス）によつてゲ
ート制御され、またその出力はオアゲート８を介
しシフトレジスタ２の下位ビツトに入力され、ま
たオアゲート１０を介しアンドゲート１１に与え
られ、更にスイツチングゲート群１８に与えられ
て該スイツチングゲート群１８を開閉制御するも
のである。

出力端子「１」の出力はアンドゲート１９、ア
ンドゲート群２０、排他的オアゲート群２１の各
第１入力端子、加減算器２２の減算指令入力端子
（−）、スイツチングゲート群２３の各ゲート、及
びオアゲート２４、インバータ２５を介しスイツ
チングゲート群２６の各ゲートに夫々与えられて
いる。

出力端子「２」の出力は上記オアゲート２４に
与えられるほか、スイツチングゲート群２７のゲ
ートに開閉制御信号として与えられている。また
出力端子「３」の出力はアンドゲート２８のゲー
ト制御信号とされている。

シフトレジスタ（演算レジスタ）３０は容量９
ビツトのレジスタを８本カスケード接続してな
り、キーオン時においては該キーのキーオンパル
スによつて開成されるスイツチングゲート群３１
を介し、指数関数の波形演算のための所定の初期
値、即ち、本発明の特徴とするプリセツト値を入
力することになる。このプリセツト値は、エンベ
ロープの最大値「255」よりも大な値をとる。そ
してこのプリセツト値はシフトクロツクにより駆
動されて８段目のレジスタから出力すると減算器
３２の入力端子Ａおよびシフト回路３３を介し減
算器３２の入力端子Ｂに与える。而し減算器３２
から得られる指数関数の波形演算の演算結果デー
タは該キーのエンベロープのアタツク期間中開成
されるスイツチングゲート群３４，３５を介しシ
フトレジスタ３０に帰還され、このようにしてア
タツク期間の終了するまで上記プリセツト値を基
準にして繰返される指数関数の波形演算の結果デ
ータを上記循環回路により循環するように構成さ
れている。尚、上記演算結果データはスイツチン
グゲート群１５を介し加減算器２２の入力端子Ｃ
にも与えられる。また上記スイツチングゲート３
４は上記アンドゲート群２０の出力をインバータ
３６を介した信号によつて開閉制御され、またス
イツチングゲート群３５はキーオンパルスおよび
上記アンドゲート１７の出力を入力信号とするオ
アゲート３７の出力がインバータ３８にて反転さ
れた信号によつて開閉制御される。

上記アタツク期間の終了時においては、シフト
レジスタ３０にはサステインレバー（図示略）に
よつて設定されるサステインレベルSUSをインバ
ータ群３９によつて反転したデータが、このとき
開成中のスイツチングゲート群４０，３５を介し
入力するように構成されている。このため上記ス
イツチングゲート群４０は後述するオアゲート群
４１の出力（エンベロープデータと称する）をゲ
ート制御信号とする上記アンドゲート群２０の出
力を開閉制御信号としている。而して減算器３
２、シフト回路３３はデイケイ期間の開始と共
に、シフトレジスタ３０に入力された上記サステ
インレベルSUSの反転データを基準にした指数関
数の波形演算を再開してその演算結果データを上
述した循環回路により循環しながら該指数関数の
波形演算を繰返し実行する。尚、上記演算結果デ
ータは上記スイツチングゲート１５を介し加減算
器２２の入力端子Ｃにも与えられる。そしてデイ
ケイ期間が終了すると、即ち、この実施例の場
合、後述するエンベロープ出力が上記サステイン
レベルSUSに対応したデータに達すると上記指数
関数の波形演算は手続き当該キーのキーオフ時ま
で操返されて上記エンベロープ出力が上記サステ
インレベルSUSに対応するデータのまま保持され
るようになつている。次いで当該キーがオフされ
ると、このキーオフ時に於ける上記エンベロープ
データがキーオフ時に開成されるスイツチングゲ
ート群１８を介しシフトレジスタ３０に入力され
るように構成されている。このようにしてリリー
ス期間が開始されると、減算器３２、シフト回路
３３はシフトレジスタ３０に入力された上記エン
ベロープデータを基準にした指数関数の波形演算
を再開して該演算結果データを上述した循環回路
により循環しながら該指数関数の波形演算を繰返
し実行する。またこの指数関数の波形演算結果デ
ータは上記スイツチングゲート１５を介し加減算
器２２の入力端子Ｃにも与えられる。そしてエン
ベロープ出力が「０」となると上記演算は停止
し、該チヤンネルは空チヤンネルに復帰する。

減算器３２は上述した指数演算を繰返し実行す
るために両入力端子Ａ，Ｂの入力データから減算
（Ａ−Ｂ）を実行し、その減算結果データを出力
端子O₁から出力する。またシフト回路３３は入
力データを例えば４ビツト右シフトしたデータを
出力する回路であり、このため出力データは入力
データを1/16倍したデータとなる。

加減算器２２は減算指令入力端子（−）に
“１”信号が入力されるとき、即ちアタツク期間
のみ両入力端子Ｃ，Ｄに入力されるデータに対し
減算（Ｃ−Ｄ）を実行し、またその減算結果を出
力端子O₂から出力し、他方、“０”信号が入力さ
れるとき、即ち、空チヤンネル、デイケイ、サス
テインおよびリリースの各期間においては加算
（Ｃ＋Ｄ）を実行し、その加算結果を出力端子O₂
から出力する。また加算または減算実行中にキヤ
リーまたはボローが発生すると出力端子キヤリ
ー／ボローからキヤリー信号またはボロー信号を
出力し、アンドゲート１９にゲート制御信号とし
て与える。一方、加減算器２２からの出力データ
は上記排他的オアゲート群２１の各第２入力端子
に与えられる。そして、排他的オアゲート群２１
の出力はオアゲート群４１を介し、上記エンベロ
ープデータとされている。而してこのエンベロー
プデータ（８ビツトデータ）のうち上位４ビツト
がこの実施例の場合、上記エンベロープ出力とさ
れている。またリリース期間中にエンベロープ出
力が「０」（２進数表示では「0000」）となるとエ
ンベロープ作成を停止し、該チヤンネルを空チヤ
ンネルとするために、上記エンベロープ出力はイ
ンバータ群４２を介しアンドゲート群４３に入力
され、更にアンドゲート群４３の出力は上記アン
ドゲート２８、インバータ４４を介しアンドゲー
ト６，１１に夫々与えられている。この場合、あ
るチヤンネルが空チヤンネルの際には、加減算器
２２の入力端子Ｃには閉成中のスイツチングゲー
ト群１５の出力（８ビツトオール“０”データ、
データ「０」）が入力され、他方、入力端子Ｄに
は、開成中のスイツチングゲート群２６を介し８
ビツトオール“０”データ（データ「０」）が入
力されている。したがつて加減算器２２は両入力
データ「０」、「０」を加算し、その加算データ
「０」を出力端子O₂から出力するものである。ま
たアタツク期間においては、加減算器２２の入力
端子Ｃには減算器３２からの演算結果データが入
力され、他方、入力端子Ｄには開成中のスイツチ
ングゲート群２３を介しデータ「127」が入力さ
れている。したがつて加減算器２２は減算（Ｃ−
Ｄ）を実行し、その減算結果を出力する。更にデ
イケイ、サステインの各期間においては、加減算
器２２の入力端子Ｃには上記指数演算結果データ
が入力され、他方、入力端子Ｄには開成中のスイ
ツチングゲート群２７を介しサステインレベル
SUSが入力される。而して加減算器２２は加算
（Ｃ＋Ｄ）を実行する。またリリース期間におい
ては、加減算器２２の入力端子Ｃには開成中のス
イツチングゲート群１５を介し上記指数関数の波
形演算結果データが入力され、他方、入力端子Ｄ
には開成中のスイツチングゲート群６を介し上記
データ「０」が入力され、而して加減算器２２は
加算（Ｃ＋Ｄ）を実行するものである。

尚、上記アンドゲート群２０の出力は更にエン
ベロープステータスカウンタ１内の上記オアゲー
ト９に、またインバータ４５を介し上記アンドゲ
ート５に夫々与えられており、エンベロープの状
態を制御するようになつている。

次に上記実施例の動作を説明する。電子楽器の
演奏開始に際し、サステインレバーを所望位置に
設定し、所望の値のサステインレベルSUS（例え
ば数値データ「200」に対応するレベル）をサス
テインレバーから出力させておく。先ず、あるチ
ヤンネルが空チヤンネルであるときの動作を説明
する。この場合、上記空チヤンネルに対するエン
ベロープステータスカウンタ１の計数値、即ちシ
フトレジスタ２内の該空チヤンネルに対応するレ
ジスタの内容は「０」である。したがつてシフト
レジスタ２から該空チヤンネルのタイミングで該
内容「０」が出力され、デコーダ４に与えられる
都度、デコーダ４の出力端子「０」のみから
“１”信号が出力される。この“１”信号はイン
バータ１６によつて“０”信号とされ、アンドゲ
ート１７に与えられることにより、その出力を
“０”とする。このアンドゲート１７の出力
“０”信号はオアゲート８に与えられるが、該オ
アゲート８の他の入力、即ちオアゲート７の出力
はこのとき“０”であり、したがつてオアゲート
８の出力は“０”となつてシフトレジスタ２の１
段目のレジスタの１ビツト目に与えられる。同時
に上記１段目のレジスタの２ビツト目には、アン
ドゲート１２の出力“０”が入力され、したがつ
てシフトレジスタ２には上記空チヤンネルに対応
するタイミングでデータ「０」が再び入力される
ことになり、以下、該空チヤンネルに対しては上
述した動作が繰返される。

一方、デコーダ４の出力端子「０」の出力
“１”によつてインバータ１４の出力が“０”と
なり、上記空チヤンネルのタイミングではスイツ
チングゲート群１５が閉成され、加減算器２２の
入力端子Ｃの入力はオール“０”（データ「０」）
となる。一方、入力端子Ｄにはこのとき同時に、
オアゲート２４の出力が“０”のため出力が
“１”となつているインバータ２５の該出力
“１”により開成されるスイツチングゲート群２
６の出力、オール“０”（データ「０」）が入力さ
れる。尚、スイツチングゲート群２３，２７はこ
のとき共に閉成されているから、上記入力端子Ｄ
にデータ「127」およびサステインレベルSUSは
入力されない。このようにして上記空チヤンネル
のタイミングでは加減算器２２の入力端子Ｃ，Ｄ
には共にデータ「０」が入力され、また該加減算
器２２の減算指令入力端子（−）には“０”信号
が同時に入力されるから、加減算器２２は上記空
チヤンネルのタイミングにてデータ「０」とデー
タ「０」とを加算し、その加算出力「０」を出力
端子O₂から出力し、排他的オアゲート群２１の
各第１入力端子に与える。一方、排他的オアゲー
ト群２１の各第２入力端子には共に“０”信号が
入力されるから、排他的オアゲート群２１の各出
力は“０”となり、オアゲート群４１に与えられ
るが、該オアゲート群４１の他の入力、即ちアン
ドゲート１９の出力はいま“０”であるから、上
記空チヤンネルのタイミングにおけるオアゲート
群４１の出力、即ちエンベロープデータはオール
“０”（データ「０」）、したがつてその上位４ビツ
トのデータであるエンベロープ出力もオール
“０”（データ「０」）となる。

更に上記空チヤンネルのタイミングにおいて、
アンドゲート群２０の出力が“０”であることか
らスイツチングゲート群３４が開成され、且つス
イツチングゲート群４０が閉成される。また同タ
イミングにおいてスイツチングゲート群１８，３
１が閉成され、且つスイツチングゲート群３５が
開成される。これにより上記空チヤンネルのタイ
ミングにおいては、シフトレジスタ３０、シフト
回路３３、減算器３２、スイツチングゲート群３
４，３５から成る循環回路により、あるデータが
循環保持されることになり、以下、上述同様な動
作が上記空チヤンネルのタイミングごとに繰返さ
れる。

このようにしてあるチヤンネルが空チヤンネル
の場合、エンベロープ出力はデータ「０」である
から、８チヤンネル分の時分割多重動作を実行す
る第３図のエンベロープジエネレータは、該空チ
ヤンネルのタイミングにおいてはエンベロープの
作成動作を実行せず、したがつて該空チヤンネル
による放音動作も実行されない。

上述したようにして空チヤンネルが存在すると
きにおいてキーが１個オンされた場合、該キーの
オン操作が検出され、キーボードから１ビツトタ
イミングパルスであるキーオン信号が発生し、エ
ンベロープジエネレータに送られてくる。そして
上記キーオン信号（“１”）はオアゲート７，８を
介しシフトレジスタ２の１段目のレジスタの１ビ
ツト目に、上記オンキーに対し割当てられたある
空チヤンネル、例えば第３チヤンネルのタイミン
グにて入力される。一方、上記１段目のレジスタ
の２ビツト目には同時に、キーオンパルス
（“１”）により出力“０”となるインバータ１３
の該出力“０”がアンゲート１２を介し入力され
る。したがつて上記シフトレジスタ２の第３チヤ
ンネルの内容は「１」に変化し、該第３チヤンネ
ルがアタツク期間に変化したことを示すものとな
る。而してこの第３チヤンネルの内容「１」を示
すデータがシフトレジスタ２から出力され、デコ
ーダ４に与えられると該デコーダ４にてデコード
され、第３チヤンネルのタイミングにて出力端子
「１」の出力のみが“１”となる。

一方、シフトレジスタ２から出力された上記第
３チヤンネルのデータ「１」のうち１ビツト目の
データ“１”は該出力タイミングにて開成される
アンドゲート５，６およびオアゲート７，８を介
しシフトレジスタ２の１段目のレジスタの１ビツ
ト目に入力され、同時に２ビツト目のデータ
“０”はオアゲート９，１０および該出力タイミ
ングにて開成されるアンドゲート１１，１２を介
しシフトレジスタ２の１段目のレジスタの２ビツ
ト目に入力される。この結果、シフトレジスタ２
には上記第３チヤンネルのタイミングにて上記デ
ータ「１」が再び入力され、以下同様にして、上
記第３チヤンネルのアタツク期間中、該第３チヤ
ンネルのタイミングでシフトレジスタ２の８段目
のレジスタから出力されるデータ「１」は上述し
た循環回路を介して該第３チヤンネルのタイミン
グにてシフトレジスタ２の１段目のレジスタに入
力され、これにより上記循環回路にて循環保持さ
れるものである。またこれにともなつてデコーダ
４の出力端子「１」からは上記第３チヤンネルの
タイミング毎に“１”信号が出力されるようにな
る。

一方、上記第３チヤンネルのキーオンパルスの
出力時において、該キーオンパルス（“１”）がオ
アゲート３７を介しインバータ３８に与えられ、
したがつて該インバータ３８の出力“０”によつ
て該キーオンパルスの出力時のみスイツチングゲ
ート群３５が閉成され、それ以外は開成される。
更にアンドゲート群２０の出力が第３チヤンネル
のアタツク期間終了時まで“０”のため、該アタ
ツク期間中インバータ３６の出力が“１”となつ
てスイツチングゲート群３４が第３チヤンネルの
タイミングでは開成され、同時にスイツチングゲ
ート群４０が閉成される。また上記キーオンパル
スの出力時のみ該キーオンパルス（“１”）によつ
てスイツチングゲート群３１が開成される。この
結果、第３チヤンネルを割当てられた上記オンキ
ーのキーオンパルスの出力時に、該第３チヤンネ
ルのタイミングにてスイツチングゲート群３１を
介し、指数演算のための初期値、例えば数値デー
タ「383」がシフトレジスタ３０の１段目のレジ
スタに入力される。このプリセツト値383は、エ
ンベロープの最大値255よりも大なる値であるこ
とにより、このプリセツト値から指数関数的に減
衰してゆくカーブは、他のデイケイ、リリースの
部分よりも急峻に立下ることになり、この下に凸
の減衰カーブを後述するように反転して得られる
アタツク部分の上に凸のエンベロープ波形は当然
のこととして、他の部分よりも急峻な傾きをもつ
ようになる。そして上記数値データ「383」がシ
フトレジスタ３０の８段目のレジスタから出力さ
れると減算器３２の入力端子Ａに、またシフト回
路３３に入力される。而してシフト回路３３は上
記数値データ「383」を４ビツト右シフトしてデ
ータ「23」を得、該データ「23」を減算器３２の
入力端子Ｂに与える。これにより減算器３２の減
算結果（Ａ−Ｂ）は「360」となり、開成中のス
イツチングゲート群１５を介し加減算器２２の入
力端子Ｃに与えられ、同時に開成中のスイツチン
グゲート群３４，３５を介しシフトレジスタ３０
に与えられる。

加減算器２２の入力端子Ｃに上記データ
「360」が入力されたタイミングにおいて、入力端
子Ｄには同時に、該タイミングにて開成されるス
イツチングゲート群２３を介し数値データ
「127」が入力されると共に、減算指令入力端子
（−）にはデータ“１”が入力され、減算指令が
加減算器２２に対し与えられる。このため加減算
器２２は減算（Ｃ−Ｄ）を実行し、その出力は
「233」（２進数表示では、「11101001」）となつて
出力端子O₂を介し排他的オアゲート群２１の各
第１入力端子に与えられる。上記排他的オアゲー
ト群２１の各第２入力端子にはアタツク期間中の
第３チヤンネルのタイミング毎に“１”信号が与
えられるため、排他的オアゲート群２１の出力は
上記入力データ「233」の反転データ「22」（２進
数表示では「00010110」）となり、オアゲート群
４１に与えられる。而してオアゲート群４１の他
方入力、即ち、アンドゲート１９の出力は“０”
であるからオアゲート群４１の出力、即ち、エン
ベロープデータは「22」となり、他方、エンベロ
ープデータの上位４ビツトから得るエンベロープ
出力は「１」（２進数表示では「0001」）となる。
尚、上記エンベロープデータはスイツチングゲー
ト群１８に与えられるが、該スイツチングゲート
群１８は閉成されており、そのデータは出力され
ない。また上記エンベロープ出力はインバータ群
４２を介しアンドゲート群４３に入力されるが、
該アンドゲート群４３の出力は“０”であり、エ
ンベロープステータスカウンタ１の第３チヤンネ
ルの内容は「１」のまま変化しない。

第４図はアタツク期間中における演算レジスタ
（シフトレジスタ）３０の出力、加減算器２２の
出力、エンベロープデータおよびエンベロープ出
力の各データの対応関係を示すもので、１行目は
上述した動作の結果を表わしている。

上記１回目の演算後、次の第３チヤンネルのタ
イミングになると、先にシフトレジスタ３０に入
力されたデータ「360」にもとづき２回目の演算
が開始される。この２回目の減算器３２の出力は
「338」であり、このデータ「338」は加減算器２
２の入力端子Ｃ及びシフトレジスタ３０の入力端
子に夫々与えられる。而して加減算器２２の入力
端子Ｄにはデータ「127」が再び入力され、減算
（Ｃ−Ｄ）が実行される。そしてその出力は第４
図に示す如く「211」となり、また、このデータ
「211」は排他的オアゲート群２１より反転出力さ
れて「44」となり、これによりエンベロープデー
タも「44」となる。またエンベロープ出力は
「２」となる。

以下、同様にして第３チヤンネルのタイミング
毎に３回目以降の各演算が実行される。この結
果、第４図に示す如くエンベロープデータもエン
ベロープ出力も次第に大きくなつてゆく。而して
エンベロープ出力は４ビツトデータであるから、
16回目の演算後に得られるエンベロープ出力デー
タ「15」は最大値を示している。また18回目の演
算が実行されると、減算器３２の出力（Ａ−Ｂ）
は「125」となり、この結果、加減算器２２の出
力（Ｃ−Ｄ）は「−２」となつてキヤリー／ボロ
ー出力端子からボロー信号（“１”）が出力され、
アンドゲート１９に与えられる。したがつてこの
ときアンドゲート１９の出力が“１”となつてオ
アゲート群４１に与えられ、この結果、該オアゲ
ート群４１からオール“１”データ（データ
「255」）が強制的に出力される。即ち、18回目の
演算結果により、エンベロープデータは最大値の
「255」となり、またエンベロープ出力は16回目、
17回目の演算結果と同一の最大値「15」を保持さ
れている。更にこのとき、オール“１”データで
ある上記エンベロープデータ「255」がアンドゲ
ート群２０に与えられ、該アンドゲート群２０を
開成させる。このためアンドゲート群２０の出力
が、上記エンベロープデータが最大値「255」に
なつた時点でのみ“１”となり、オアゲート９及
びインバータ４５に同時に与えられる。オアゲー
ト９に入力された上記“１”信号は更にオアゲー
ト１０、また、この第３チヤンネルのタイミング
において開成されるアンドゲート１１，１２を介
しシフトレジスタ２の２ビツト目に入力される。
また同時にシフトレジスタ２の１ビツト目には、
インバータ４５の出力“０”によつて閉成される
アンドゲート５の出力“０”が、更にアンドゲー
ト６、オアゲート７，８を介し入力される。これ
によりシフトレジスタ２の第３チヤンネルは内容
が「２」に変化し、該第３チヤンネルがデイケイ
あるいはサステインの各期間を示す内容となり、
またデコーダ４はその出力端子「２」のみから第
３チヤンネルのタイミングごとに“１”信号を出
力するようになる。

一方、上記アンドゲート群２０の出力“１”に
よつてスイツチングゲート群３４が一時的に閉成
され、同時にスイツチングゲート群４０が開成さ
れる。またこのときスイツチングゲート群１８，
３１が閉成され、且つスイツチングゲート群３５
が開成される。このため上記スイツチングゲート
群４０を介しインバータ群３９の出力、即ち、サ
ステインレベルSUS（いま数値データ「200」に
より示される）の反転データであるデータ「55」
が出力され、該データ「55」は更にスイツチング
ゲート群３５を介しシフトレジスタ３０の１段目
のレジスタに入力され、これにより第３チヤンネ
ルのデイケイ期間の演算が開始される。

デイケイ期間の１回目の演算は上記データ
「55」にもとづき実行されるが、この場合、減算
器３２の入力端子Ａにはデータ「55」が入力さ
れ、また入力端子Ｂにはデータ「３」が入力さ
れ、この結果、減算器３２の出力（Ａ−Ｂ）は
「52」となり、加減算器２２の入力端子Ｃに与え
られる。一方、加減算器２２の入力端子Ｄには、
デコーダ４の出力端子「２」からの“１”信号に
よつて上記デイケイ期間、更にサステイン期間中
開成されるスイツチングゲート群２７を介し、上
記サステインレベルSUSによるデータ「200」が
入力されるようになる。尚、このデイケイ期間及
びサステイン期間においてスイツチングゲート群
２３，２６は共に閉成されている。またスイツチ
ングゲート群１８，３１も共に閉成され、且つス
イツチングゲート群３４，３５は共に開成されて
いる。

加減算器２２の減算指令入力端子（−）にはデ
イケイ、サステインの各期間中、“０”信号が入
力され、加算指令が与えられている。このため加
減算器２２はデイケイ期間の１回目の演算におい
て、入力端子Ｃ，Ｄに夫々入力されるデータ
「52」、「200」の加算を実行し、データ「252」を
得て排他的オアゲート群２１に与える。而して排
他的オアゲート群２１の他方入力端子にはデイケ
イ、サステインの各期間中、“０”信号が与えら
れており、これにより上記データ「252」は排他
的オアゲート群２１により反転されずにそのまま
出力され、オアゲート群４１に与えられる。この
ため１回目の演算によるエンベロープデータは
「252」となり、またエンベロープ出力は「15」と
なる。第５図はデイケイ、サステインの各期間に
おける演算レジスタ（シフトレジスタ）３０の入
力、加減算器２２の入力、エンベロープデータ、
エンベロープ出力の各データの関係を示すが、そ
の１行目は上記デイケイ期間に於ける１回目の演
算状態を示している。

減算器３２の１回目の演算出力データ「52」は
スイツチングゲート群３４，３５を介しシフトレ
ジスタ３０の１段目のレジスタに帰還され、２回
目の演算が開始される。この２回目の演算状態は
第５図の２行目に示す通りであり、また３回目の
演算はシフトレジスタ３０に帰還されるデータ
「49」に基づき実行される。以下、同様にして４
回目以降の演算が順次、第３チヤンネルのタイミ
ング毎に実行される。この結果、エンベロープ出
力はデータ「15」からデータ「14」、「13」へと次
第に減少してゆき、エンベロープのデイケイ部分
が作成される。またシフトレジスタ３０への入力
データも次第に減少してゆく。そして26回目の演
算後にシフトレジスタ３０への入力データが
「15」（２進数表示では「00001111」）となると、
次の27回目の演算時にはシフト回路３３の出力は
「０」となり、したがつて減算器３２の減算出力
（Ａ−Ｂ）は「15」となり、この結果、エンベロ
ープデータは「215」、エンベロープ出力は
「13」、またシフトレジスタ３０への入力データは
再び「15」となる。このため次の28回目以降の演
算状態は上記27回目の演算状態と全く同一にな
り、したがつてシフトレジスタ３０への入力デー
タは「15」に、またエンベロープ出力は「13」に
夫々固定され、28回目の演算時からサステイン期
間が開始される。このサステイン期間は上記キー
がオフされるまでの期間持続される。

上記キーがオフされるとキーボードから１発の
キーオフパルス（１ビツトタイムパルス）が出力
され、第３チヤンネルのタイミングにてアンドゲ
ート１７に入力される。而してアンドゲート１７
の他方入力はインバータ１６の出力が“１”であ
るから、上記キーオフ信号の入力時にアンドゲー
ト１７の出力が“１”となり、オアゲート８を介
しシフトレジスタ２の１ビツト目に入力される。
一方、シフトレジスタ２の２ビツト目には、それ
まで保持されていたデータ“１”が遷元されて入
力されるので、これにより第３チヤンネルの内容
は「３」となり、リリース期間を示すものとな
る。また次の第３チヤンネルのタイミングからデ
コーダ４の第３チヤンネルにおける出力は出力端
子「３」のみが“１”となる。更に第３チヤンネ
ルの内容「３」はエンベロープステータスカウン
タ１にて上記第３チヤンネルが空チヤンネルとな
るまで循環保持される。また上記アンドゲート１
７の出力“１”によつてスイツチングゲート群１
８がキーオフ時にのみ開成され、他方、このキー
オフ時にスイツチングゲート群３５が一時的に閉
成される。このためスイツチングゲート群１８を
介し、キーオフ時に於けるエンベロープデータ
「215」がシフトレジスタ３０の１段目のレジスタ
に入力される。次いでスイツチングゲート群１８
は閉成され、またリリース期間中、スイツチング
ゲート群１５，２６，３４，３５が開成され、且
つスイツチングゲート群２３，２７，３１が閉成
される。そしてこの状態にてリリース期間の１回
目の演算がシフトレジスタ３０に入力されたデー
タ「215」に基づいて実行される。この場合、上
述したようにスイツチングゲート群２６が開成さ
れ、且つスイツチングゲート群２３，２７が閉成
されているので、加減算器２２の入力端子Ｄには
オール“０”信号（データ「０」）が第３チヤン
ネルのタイミング毎に入力される。また加減算器
２２には加算指令が与えられ、更に排他的オアゲ
ート群２１にはデコーダ４の出力端子「１」の出
力“０”が与えられる。このためこのリリース期
間中においては、加減算器２２の加算出力（Ｃ＋
Ｄ）がそのままエンベロープデータとしてオアゲ
ート群４１から出力されるものであるが、いま上
記入力端子Ｄの入力データは「０」であるから、
換言すれば、上記エンベロープデータは減算器３
２の減算出力（Ａ−Ｂ）と等しいデータとなつて
いる。

このようにしてリリース期間に於ける１回目の
演算が実行されると、その結果得られるエンベロ
ープデータは「202」となり、またエンベロープ
出力は「12」となる。そしてシフトレジスタ３０
の１段目のレジスタにはデータ「202」が入力さ
れる。而してこのデータ「202」に基づき２回目
の演算が次回の第３チヤンネルのタイミングにて
実行される。第６図は上述したリリース期間中の
演算状態を示すもので、図示する如くエンベロー
プ出力はリリース期間開始時の「13」から徐々に
減少してゆく。そしてエンベロープデータが49回
目の演算にて「15」となり、またシフトレジスタ
３０の１段目のレジスタに与えられる。その結
果、エンベロープ出力は「０」となる。このとき
エンベロープ出力「０」（２進数表示「0000」）が
インバータ群４２に入力されるが、インバータ群
４２の各インバータの出力が“１”となり、した
がつてアンドゲート群４３の出力が“１”となつ
てアンドゲート２８に与えられる。一方、該アン
ドゲート２８の他方入力は“１”であるからその
出力が“１”となり、したがつてインバータ４４
の出力が“０”となり、アンドゲート６，１１が
同時に閉成される。これによりシフトレジスタ２
の１ビツト目、２ビツト目には同時に“０”信号
が入力され、エンベロープステータスカウンタ１
の第３チヤンネルの内容が「０」とされる。また
次の第３チヤンネルのタイミングからデコーダ４
の出力端子「０」のみから“１”信号が出力され
るようになり、これにより第３チヤンネルは空チ
ヤンネルを設定され、次のチヤンネル割当に備え
られると共に第３チヤンネルのエンベロープジエ
ネレータにおけるエンベロープ作成が停止し、放
音も停止される。

第７図は上述した動作を第４図乃至第６図にも
とづき示したものである。この実施例の場合、シ
フト回路３３の構成との関連からエンベロープ出
力を４ビツトデータとしたため、同一値のエンベ
ロープ出力が連続しているが、第７図のエンベロ
ープ波形によつて楽音を作成しても音楽上の問題
点は何ら発生しない。勿論、エンベロープ出力の
ビツト数を増やせば第７図に実線で示すような理
想的なエンベロープ波形を得ることは容易であ
る。

また、この発明の場合、上述したデイケイ期間
及びサステイン期間中に於いては、加減算器２２
の入力端子ＤにサステインレベルSUSによるデー
タが入力されており、また加減算器２２の加算出
力（Ｃ＋Ｄ）がそのままエンベロープデータとさ
れ、また上記実施例の場合にはエンベロープデー
タの上位４ビツトデータをエンベロープ出力とし
て得る構成としているため、上記デイケイ期間ま
たはサステイン期間においてサステインレバーを
操作し、サステインレベルを変化させた場合、例
えば第８図ｂに示す如く時刻t₁にてサステインレ
ベルSUSをS₁からS₂に下げた場合、エンベロープ
出力も時刻t₁直後に対応した量だけ低下し、従来
装置に比して極めて追随性のよい装置を得ること
ができるものである。

更に上記例において、上記キーがそのエンベロ
ープのアタツク期間中にオフされた場合、上述の
キーオフ時同様にしてアンドゲート１７の出力が
“１”となり、エンベロープステータスカウンタ
１の第３チヤンネルの内容はアタツク期間中の
「１」から「３」に変化し、リリース期間が開始
される。そしてキーオフ時に出力中のアタツク期
間に於けるエンベロープデータがスイツチングゲ
ート群１８を介しシフトレジスタ３０に入力され
る。これにより上記キーオフ時のエンベロープデ
ータにもとづきリリース期間の演算が開始され、
エンベロープ出力が減衰しはじめることになる。
勿論、エンベロープ出力が「０」となれば第３チ
ヤンネルは空チヤンネルとされる。同様にエンベ
ロープのデイケイ期間中にキーオフされても第３
チヤンネルは直ちにリリース期間に入り、またキ
ーオフ時のエンベロープデータがシフトレジスタ
３０に入力されてリリース期間の演算が開始さ
れ、またリリース期間が終了すれば空チヤンネル
とされる。

また上記説明では８チヤンネル設けられたエン
ベロープジエネレータのうち第３チヤンネルに割
当てられた１個のキーに関する動作についてのみ
説明したが、２個以上８個までのキーが同時にオ
ンされているときには、各キーが割当てられてい
る各チヤンネルにおいてエンベロープ作成動作が
時分割処理により実行されることは勿論である。
また８チヤンネルに対して９個以上のキーが同時
にオンされているときには、９個目のキーは空チ
ヤンネルを割当てられるまで待機状態とされる。

尚、上記実施例では、シフト回路３３におい
て、４ビツト右シフトをすることにより入力デー
タの1/16の値を算出するようにしたが、アタツク
時間、デイケイ時間、リリース時間を設定する各
レバーの操作に応じてシフトするビツト数を変更
する等して、その時間設定即ち、指数関数曲線の
傾きの制御を行うことが出来る。

また、その場合、スイツチングゲート群３１を
介して与えられる初期値及びスイツチングゲート
群２３を介して与えられるデータ（実施例では
127）の値も、必要に応じて種々変更し得る。

更に、演算処理のビツト数を増加することによ
り、エンベロープ出力を４ビツトより大とするこ
とが出来る。

更にまた、上記指数関数の波形演算では、次式 An＝Ａ_o-1−Ａ_ｏ−１／α＝（１−１／α）ⁿA₀ 但し、ｎは整数、αは正数、A₀は初期値、に
より実行されたが、演算式は種々変更し得ること
が出来、それに応じて、演算回路の構成も変更出
来る。

加えて、上記アタツクレバー、デイケイレバ
ー、サステインレバー、リリースレバーは、レバ
ーに限定されるものではなく、押釦方式、テンキ
ー方式等の方法によることも出来る。

加えて、また、この発明は、電子オルガンの音
量エンベロープの制御に使用し得ると共に、ミユ
ージツクシンセサイザにおいては、発振周波数、
フイルタのカツトオフ周波数、音量エンベロープ
の制御等に用いることが可能であり、その他、各
種電子楽器の各種エンベロープ制御を行うことが
出来る。

この発明は以上説明したように、デイジタル演
算処理によつて所定の指数関数の波形演算を繰返
し実行することによりエンベロープ制御信号を
得、エンベロープ制御を行うようにした電子楽器
のエンベロープ制御装置を提供したから、この発
明を従来のデイジタル方式によるエンベロープ制
御方式と比較した場合、大容量のROMや複雑な
デコード回路を必要とせず、極めて簡単な回路構
成により実現できる利点があり、また時分割多重
処理方式を採用することにより同時に多種類のエ
ンベロープ制御を行うことが出来る利点がある。
他方、この発明を従来のアナログ方式によるエン
ベロープ制御方式と比較した場合、LSI化が可能
なために装置の小型化が実現でき、またデイジタ
ル回路によつてアナログ回路と同様なエンベロー
プ波形を得ることができ、更にまたサステインレ
ベルをデイケイまたはサステインの各期間に於い
て変化させた場合、その変化を直ちにエンベロー
プ制御信号に反映できるから、追随性が大幅に向
上して音楽的に好都合である等、種々の利点があ
るものである。

更に本発明によれば、エンベロープのアタツク
の最終レベルを、エンベロープのアタツク時間、
デイケイ時間とは無関係にエンベロープの最大レ
ベルとしたことによつて、エンベロープの各期間
の設定が容易に行え、特にアタツクの最終レベル
を移動することによつてアタツク時間を変更する
ものよりも、常に均一のビツト数のエンベロープ
が得られる点、アタツク時間、デイケイ時間の理
解の容易さという点で優れており、また、エンベ
ロープのアタツクを急峻にすべく、アタツクの指
数関数の演算を行うためのプリセツト値を、エン
ベロープの最大値よりも大な値として、この値か
ら所定の指数関数演算を行つて結果的に上に凸の
エンベロープ波形データを得たから、強いアタツ
ク感をだすことができ、有効である。

【図面の簡単な説明】

第１図はこの発明の一実施例により作成される
エンベロープの波形図、第２図Ａ，Ｂは夫々、こ
の実施例で使用される回路記号と論理式等の対応
関係を示す図、第３図はエンベロープジエネレー
タの回路構成図、第４図はエンベロープのアタツ
ク部作成時における演算状態を示す図、第５図は
エンベロープのデイケイ、サステインの各部作成
時における演算状態を示す図、第６図はエンベロ
ープのリリース部作成時における演算状態を示す
図、第７図は上記実施例で得られるエンベロープ
の一例を示す波形図、第８図ａは従来のアナログ
回路によるエンベロープ制御においてサステイン
レベルの変化に対するエンベロープ出力の変化の
追随性を示す図、第８図ｂはこの発明においてサ
ステインレベルの変化に対するエンベロープ出力
の変化の追随性を示す図である。１……エンベロープステータスカウンタ、２…
…シフトレジスタ、３……ゲート回路、４……デ
コーダ、１５……スイツチングゲート群、２１…
…排他的オアゲート群、２２……加減算器、２
３，２６，２７……スイツチングゲート群、３０
……シフトレジスタ（演算レジスタ）、３１，３
４，３５，４０……スイツチングゲート群、３２
……減算器、３３……シフト回路。

Claims

【特許請求の範囲】１エンベロープのサステインレベルを設定する
サステインレベル設定手段と、キーオンからキーオフ後まで少なくともアタツ
ク、デイケイ、サステイン、リリースの順に変化
するエンベロープの現在状態が設定記憶される状
態記憶手段と、エンベロープのアタツクの演算を行なうための
プリセツト値を供給するものであつて、該プリセ
ツト値は、エンベロープの最大値より大の値をと
るようにしてアタツクが急峻な立上りとなるよう
にするプリセツト値供給手段と、上記状態記憶手段により指定されるエンベロー
プの現在状態に応じて、所定の指数関数の波形演
算を実行し、少なくともアタツク、デイケイ、リ
リースのエンベロープ波形データを得る演算論理
手段とを具備し、該演算論理手段は、アタツクの状態において、
上記プリセツト値供給手段から供給される上記プ
リセツト値に従つて上記所定の指数関数の波形演
算を開始し、上に凸の指数カーブを発生し、且つ
この指数カーブを、デイケイ、リリースの状態の
指数カーブよりも急峻で、しかも最終レベルを、
エンベロープのアタツク時間、デイケイ時間とは
無関係にエンベロープの最大レベルとするように
して、エンベロープ波形データを得る第１の手段
と、デイケイの状態においてエンベロープの最大
レベルと上記サステインレベルとの差のレベルを
求め、この差のレベルを初期値として上記所定の
指数関数の波形演算を行つて下に凸の指数カーブ
を発生し、この指数カーブと上記サステインレベ
ルとを加算してエンベロープ波形データを得る第
２の手段と、リリースの状態において上記サステ
インレベルを初期値として上記所定の指数関数の
波形演算を行つて下に凸の指数カーブを発生し、
この指数カーブからエンベロープ波形データを得
る第３の手段とを有したことを特徴とする電子楽
器のエンベロープ制御装置。２上記状態記憶手段及び上記演算論理手段は、
複数チヤンネルに時分割動作せしめられ、上記複
数チヤンネルのエンベロープ制御を行うことを特
徴とする特許請求の範囲第１項記載の電子楽器の
エンベロープ制御装置。３上記所定の指数関数の波形演算が、式Ａ_o＝Ａ_o-1−Ａ_ｏ−１／α（ｎ：整数、α：正数）にしたがつて上記演算論理手段において実行され
ることを特徴とする特許請求の範囲第１項または
第２項記載の電子楽器のエンベロープ制御装置。４上記状態記憶手段は、エンベロープステータ
スカウンタを有し、このエンベロープステータス
カウンタのカウント内容に従つてエンベロープの
現在状態を指定することを特徴とする特許請求の
範囲第１項記載の電子楽器のエンベロープ制御装
置。