JPS6161424B2 - - Google Patents
Info
- Publication number
- JPS6161424B2 JPS6161424B2 JP55098425A JP9842580A JPS6161424B2 JP S6161424 B2 JPS6161424 B2 JP S6161424B2 JP 55098425 A JP55098425 A JP 55098425A JP 9842580 A JP9842580 A JP 9842580A JP S6161424 B2 JPS6161424 B2 JP S6161424B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- test
- instruction
- predetermined
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は、ワンチツプマイクロコンピユータ特
にそのテスト回路に関する。
にそのテスト回路に関する。
ワンチツプマイコンはROM（読取り専用メモ
リ）およびインストラクシヨンPLA（プログラ
マブルロジツクアレイ）などを内蔵しており、
ROM出力がインストラクシヨンPLAに入力さ
れ、該PLAが各フアンクシヨンを実行する。
こゝでROMの内容はユーザーオプシヨンであつ
て各フアンクシヨンの実行フローはまちまちであ
る。ワンチツプマイコンを製造するメーカーでは
製作したワンチツプマイコンを試験する必要があ
るが、ユーザー毎に異なるフアンクシヨンフロー
を一々テストするのは大変煩雑であり、また無駄
でもある。そこでチツプを評価する方法としては
第１図に示すようにチツプにテスト端子T0を設
け、また切替スイツチSW1，SW2を有するテスト
用制御回路TCを設けて、テストモードではSW1
をオン、SW2をオフとし、適当なＩ／Ｏポート本
例ではＩ／O0〜Ｉ／O7からテスト用インストラ
クシヨンを入力してインストラクシヨンPLAを
動作させ、その出力をＩ／Ｏポートから取出して
チエツクし、ユーザー毎に異なるROMの内容は
単にそれをＩ／Ｏポートへ出力して確かめるとい
う方法をとつているのが一般である。なお第１図
でPLはポートラツチ回路、PCはプログラムカウ
ンタ、１００はコントロールロジツクCLと各機
能回路を示す。この第１図は要部概要を示すにと
どまり、実際には第２図に示すように演算装置
ALU、アキユムレータAC、RAM（ランダムア
クセスメモリ）などを備えており、ドライバレシ
ーバラツチ機能を備えている（PLはポートラツ
チ）。点線はテストモード時のの制御態様を示
し、Ｉ／ＯポートＩ／O0〜Ｉ／O7からIPLAへテ
スト用インストラクシヨンが送られることを示
す。また端子は40ピンまたはそれ以上を有してお
り、入出力用、電源ＶCC，ＶSS用、発振器OSC
に外付けする水晶発振子用などに使用される。
リ）およびインストラクシヨンPLA（プログラ
マブルロジツクアレイ）などを内蔵しており、
ROM出力がインストラクシヨンPLAに入力さ
れ、該PLAが各フアンクシヨンを実行する。
こゝでROMの内容はユーザーオプシヨンであつ
て各フアンクシヨンの実行フローはまちまちであ
る。ワンチツプマイコンを製造するメーカーでは
製作したワンチツプマイコンを試験する必要があ
るが、ユーザー毎に異なるフアンクシヨンフロー
を一々テストするのは大変煩雑であり、また無駄
でもある。そこでチツプを評価する方法としては
第１図に示すようにチツプにテスト端子T0を設
け、また切替スイツチSW1，SW2を有するテスト
用制御回路TCを設けて、テストモードではSW1
をオン、SW2をオフとし、適当なＩ／Ｏポート本
例ではＩ／O0〜Ｉ／O7からテスト用インストラ
クシヨンを入力してインストラクシヨンPLAを
動作させ、その出力をＩ／Ｏポートから取出して
チエツクし、ユーザー毎に異なるROMの内容は
単にそれをＩ／Ｏポートへ出力して確かめるとい
う方法をとつているのが一般である。なお第１図
でPLはポートラツチ回路、PCはプログラムカウ
ンタ、１００はコントロールロジツクCLと各機
能回路を示す。この第１図は要部概要を示すにと
どまり、実際には第２図に示すように演算装置
ALU、アキユムレータAC、RAM（ランダムア
クセスメモリ）などを備えており、ドライバレシ
ーバラツチ機能を備えている（PLはポートラツ
チ）。点線はテストモード時のの制御態様を示
し、Ｉ／ＯポートＩ／O0〜Ｉ／O7からIPLAへテ
スト用インストラクシヨンが送られることを示
す。また端子は40ピンまたはそれ以上を有してお
り、入出力用、電源ＶCC，ＶSS用、発振器OSC
に外付けする水晶発振子用などに使用される。
ところで通常動作時においては、Ｉ／Ｏポート
は所定のタイミング信号により強制的に入力専
用、出力専用にしている。これはＩ／Ｏポートに
ついて入力と出力とに同時に利用するのが不可能
だからである。
は所定のタイミング信号により強制的に入力専
用、出力専用にしている。これはＩ／Ｏポートに
ついて入力と出力とに同時に利用するのが不可能
だからである。
ところが上記のテスト方法では、テスト用イン
ストラクシヨンの入力用として使用されるＩ／Ｏ
ポートが固定しているため、そのＩ／Ｏポートの
出力状態のテスト、あるいは、そのＩ／Ｏポート
に結果が出力される機能試験等ができないという
問題がある。
ストラクシヨンの入力用として使用されるＩ／Ｏ
ポートが固定しているため、そのＩ／Ｏポートの
出力状態のテスト、あるいは、そのＩ／Ｏポート
に結果が出力される機能試験等ができないという
問題がある。
本発明はかゝる点を改善し、正しいテストが可
能になるようにするものである。即ち本発明はイ
ンストラクシヨンを記憶したメモリと、該メモリ
の情報を入力して各機能回路の動作を行なわせる
インストラクシヨンPLAと、外部回路に対する
データの入出力を行うＩ／Ｏポートとが設けら
れ、テスト時に前記インストラクシヨンPLAと
の接続を前記メモリから該Ｉ／Ｏポートの中の所
定のＩ／Ｏポートに切替えるテスト用制御回路が
設けられ、前記各機能回路の動作のテスト時に
は、切替えられた該所定のＩ／Ｏポートより所定
のテスト用インストラクシヨンを入力して前記各
機能の動作を行なわせ、その結果をＩ／Ｏポート
から出力してテストするマイクロコンピユータに
おいて、前記テスト時に前記Ｉ／Ｏポートの中の
所定のＩ／Ｏポートに対し、該所定のＩ／Ｏポー
トを前記インストラクシヨンPLAに接続して前
記テスト用インストラクシヨンの入力可能な選択
状態とするか、または該所定のＩ／Ｏポートを前
記インストラクシヨンPLAに接続せず前記テス
ト結果の出力可能な非選択状態とするかを切替え
るＩ／Ｏポート選択回路が設けられたことを特徴
とするが、次に実施例につきこれを詳細に説明す
る。
能になるようにするものである。即ち本発明はイ
ンストラクシヨンを記憶したメモリと、該メモリ
の情報を入力して各機能回路の動作を行なわせる
インストラクシヨンPLAと、外部回路に対する
データの入出力を行うＩ／Ｏポートとが設けら
れ、テスト時に前記インストラクシヨンPLAと
の接続を前記メモリから該Ｉ／Ｏポートの中の所
定のＩ／Ｏポートに切替えるテスト用制御回路が
設けられ、前記各機能回路の動作のテスト時に
は、切替えられた該所定のＩ／Ｏポートより所定
のテスト用インストラクシヨンを入力して前記各
機能の動作を行なわせ、その結果をＩ／Ｏポート
から出力してテストするマイクロコンピユータに
おいて、前記テスト時に前記Ｉ／Ｏポートの中の
所定のＩ／Ｏポートに対し、該所定のＩ／Ｏポー
トを前記インストラクシヨンPLAに接続して前
記テスト用インストラクシヨンの入力可能な選択
状態とするか、または該所定のＩ／Ｏポートを前
記インストラクシヨンPLAに接続せず前記テス
ト結果の出力可能な非選択状態とするかを切替え
るＩ／Ｏポート選択回路が設けられたことを特徴
とするが、次に実施例につきこれを詳細に説明す
る。
第３図は本発明の実施例を示し、テスト端子
T0、切替スイツチSW1，SW2を設けたテスト用制
御回路TCの他のポートセレクト端子T5、切替ス
イツチSW3，SW4を設けたＩ／Ｏポート選択回路
を設ける。即ち切替スイツチSW1，SW2はインス
トラクシヨンPLAの入力をＩ／Ｏポート側また
はROM出力端子t0〜t7側に切替えるものである
が、切替スイツチSW3，SW4はそのＩ／Ｏポート
群の切替を行なう。即ちスイツチSW3がオンSW4
がオフならＩ／ＯポートＩ／O0〜Ｉ／O7が選択
され、逆にSW3がオフSW4がオンならＩ／Ｏポー
トＩ／O8〜Ｉ／O15が選択される。
T0、切替スイツチSW1，SW2を設けたテスト用制
御回路TCの他のポートセレクト端子T5、切替ス
イツチSW3，SW4を設けたＩ／Ｏポート選択回路
を設ける。即ち切替スイツチSW1，SW2はインス
トラクシヨンPLAの入力をＩ／Ｏポート側また
はROM出力端子t0〜t7側に切替えるものである
が、切替スイツチSW3，SW4はそのＩ／Ｏポート
群の切替を行なう。即ちスイツチSW3がオンSW4
がオフならＩ／ＯポートＩ／O0〜Ｉ／O7が選択
され、逆にSW3がオフSW4がオンならＩ／Ｏポー
トＩ／O8〜Ｉ／O15が選択される。
動作を説明するに、端子T5，T0をＨレベルに
すると従来と同様なテストが行なわれる。即ちこ
のときはスイツチSW3，SW1がオン、SW4，SW2
はオフとなり、Ｉ／ＯポートＩ／O0〜Ｉ／O7か
らテスト用インストラクシヨンを入力するとこれ
はIPLAに入り、該インストラクシヨンで定まる
フアンクシヨンを実行させる。この結果はコント
ロールロジツクCLとして一括して示すチツプ内
部の機能回路を通り、ポートラツチ回路PLを通
つてＩ／Ｏポートに出力されるが、Ｉ／O0〜
Ｉ／O7からテスト用インストラクシヨンを送る
場合出力はＩ／O0〜Ｉ／O7以外のＩ／Ｏポート
から出る。従つてＩ／O0〜Ｉ／O7の出力レベル
は予めＨであるようにしておく。Ｉ／O0〜Ｉ／
O7に出力が出ずようなテスト用インストラクシ
ヨンは他のＩ／Ｏポート本例ではＩ／O8〜Ｉ／
O15から入力する。この場合は端子T5の信号レベ
ルをＬにし、スイツチSW3を開、SW4を閉にす
る。このようにすれば出力レベルによりＩ／Ｏポ
ートの入力レベルが乱されるまたはこの逆になる
ことはなく、正しいテストを全Ｉ／Ｏポートに対
して実行することができる。
すると従来と同様なテストが行なわれる。即ちこ
のときはスイツチSW3，SW1がオン、SW4，SW2
はオフとなり、Ｉ／ＯポートＩ／O0〜Ｉ／O7か
らテスト用インストラクシヨンを入力するとこれ
はIPLAに入り、該インストラクシヨンで定まる
フアンクシヨンを実行させる。この結果はコント
ロールロジツクCLとして一括して示すチツプ内
部の機能回路を通り、ポートラツチ回路PLを通
つてＩ／Ｏポートに出力されるが、Ｉ／O0〜
Ｉ／O7からテスト用インストラクシヨンを送る
場合出力はＩ／O0〜Ｉ／O7以外のＩ／Ｏポート
から出る。従つてＩ／O0〜Ｉ／O7の出力レベル
は予めＨであるようにしておく。Ｉ／O0〜Ｉ／
O7に出力が出ずようなテスト用インストラクシ
ヨンは他のＩ／Ｏポート本例ではＩ／O8〜Ｉ／
O15から入力する。この場合は端子T5の信号レベ
ルをＬにし、スイツチSW3を開、SW4を閉にす
る。このようにすれば出力レベルによりＩ／Ｏポ
ートの入力レベルが乱されるまたはこの逆になる
ことはなく、正しいテストを全Ｉ／Ｏポートに対
して実行することができる。
ROMに書込んでおくインストラクシヨンのビ
ツト数は通常８ビツトであり、従つて本発明では
８×２個のＩ／Ｏポートを使用するが、前述のよ
うにワンチツプマイコンのＩ／Ｏポートは多数例
えば30個以上はあるから格別支障はない。またテ
スト端子T0およびポートセレクト端子T5もＩ／
Ｏポートを利用できる。
ツト数は通常８ビツトであり、従つて本発明では
８×２個のＩ／Ｏポートを使用するが、前述のよ
うにワンチツプマイコンのＩ／Ｏポートは多数例
えば30個以上はあるから格別支障はない。またテ
スト端子T0およびポートセレクト端子T5もＩ／
Ｏポートを利用できる。
第４図は本発明の一実施例の第２図に対応する
図で、対応する部分には同じ符号を付した。
図で、対応する部分には同じ符号を付した。
以上説明したように本発明によれば全Ｉ／Ｏポ
ートの出力状態をテストすることができ、ワンチ
ツプマイコンの工場テストを一層完全なものにす
ることができる。
ートの出力状態をテストすることができ、ワンチ
ツプマイコンの工場テストを一層完全なものにす
ることができる。
第１図は従来方式を説明するブロツク図、第２
図はワンチツプマイコンの要部ブロツク図、第３
図は本発明の一実施例を示すブロツク図、第４図
は本発明の一実施例のマイクロコンピユータの要
部ブロツク図である。 図面で、T0はテスト端子、TCはテスト用制御
回路、ROMは読取り専用メモリ、IPLAはインス
トラクシヨンPLA、Ｉ／O0，Ｉ／O1……Ｉ／Ｏ
ポート、TPCはＩ／Ｏポート選択回路である。
図はワンチツプマイコンの要部ブロツク図、第３
図は本発明の一実施例を示すブロツク図、第４図
は本発明の一実施例のマイクロコンピユータの要
部ブロツク図である。 図面で、T0はテスト端子、TCはテスト用制御
回路、ROMは読取り専用メモリ、IPLAはインス
トラクシヨンPLA、Ｉ／O0，Ｉ／O1……Ｉ／Ｏ
ポート、TPCはＩ／Ｏポート選択回路である。
Claims (1)
- 【特許請求の範囲】 １ インストラクシヨンを記憶したメモリと、該
メモリの情報を入力して各機能回路の動作を行な
わせるインストラクシヨンPLAと、外部回路に
対するデータの入出力を行うＩ／Ｏポートとが設
けられ、 テスト時に前記インストラクシヨンPLAとの
接続を前記メモリから該Ｉ／Ｏポートの中の所定
のＩ／Ｏポートに切替えるテスト用制御回路が設
けられ、 前記各機能回路の動作のテスト時には、切替え
られた該所定のＩ／Ｏポートより所定のテスト用
インストラクシヨンを入力して前記各機能回路の
動作を行なわせ、その結果をＩ／Ｏポートから出
力してテストするマイクロコンピユータにおい
て、 前記テスト時に前記Ｉ／Ｏポートの中の所定の
Ｉ／Ｏポートに対し、該所定のＩ／Ｏポートを前
記インストラクシヨンPLAに接続して前記テス
ト用インストラクシヨンの入力可能な選択状態と
するか、または該所定のＩ／Ｏポートを前記イン
ストラクシヨンPLAに接続せず前記テスト結果
の出力可能な非選択状態とするかを切替えるＩ／
Ｏポート選択回路が設けられたことを特徴とする
マイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9842580A JPS5723153A (en) | 1980-07-18 | 1980-07-18 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9842580A JPS5723153A (en) | 1980-07-18 | 1980-07-18 | Microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723153A JPS5723153A (en) | 1982-02-06 |
| JPS6161424B2 true JPS6161424B2 (ja) | 1986-12-25 |
Family
ID=14219450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9842580A Granted JPS5723153A (en) | 1980-07-18 | 1980-07-18 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5723153A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146352A (ja) * | 1983-02-09 | 1984-08-22 | Nec Corp | シングル・チップ・マイクロコンピュータ |
| JPS60134350A (ja) * | 1983-12-22 | 1985-07-17 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS617663U (ja) * | 1984-06-20 | 1986-01-17 | いすゞ自動車株式会社 | 自動変速機の変速操作機構 |
| JPS619669U (ja) * | 1984-06-23 | 1986-01-21 | 日産ディーゼル工業株式会社 | 自動変速機のシフト機構 |
| JPS6132858U (ja) * | 1984-07-31 | 1986-02-27 | 日産ディーゼル工業株式会社 | 自動変速機のシフト機構 |
| JPS6147155U (ja) * | 1984-08-31 | 1986-03-29 | 日産ディーゼル工業株式会社 | 自動変速機のシフト機構 |
| JPH0231239A (ja) * | 1988-07-20 | 1990-02-01 | Ricoh Co Ltd | レジスタテスト回路装置 |
| JP2747228B2 (ja) * | 1994-09-30 | 1998-05-06 | 山形日本電気株式会社 | エミュレーション装置 |
-
1980
- 1980-07-18 JP JP9842580A patent/JPS5723153A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723153A (en) | 1982-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR980006434A (ko) | 메모리 테스트를 위한 온-칩 자동 절차 | |
| EP0333153B1 (en) | Self-test circuit of information processor | |
| US5198707A (en) | Integrated circuit with mode detection pin for tristate level detection | |
| JPH06325185A (ja) | マイクロプロセッサ、メモリ及び内部構成可能な周辺装置を備える集積回路 | |
| JPS6161424B2 (ja) | ||
| EP0587445B1 (en) | Semiconductor integrated circuit and IC card using the same | |
| US5606715A (en) | Flexible reset configuration of a data processing system and method therefor | |
| KR100277770B1 (ko) | 시퀀스 제어회로 | |
| US5974519A (en) | Address re-designate circuit for microcontroller | |
| JPH01171036A (ja) | マイクロコンピュータ | |
| JPH0752405B2 (ja) | シングルチップマイクロコンピュータ | |
| EP1016969A2 (en) | Microcontroller provided with support for debugging | |
| JP3154098B2 (ja) | メモリ素子のリフレッシュ回路 | |
| KR100251682B1 (ko) | 이동 무선 단말기의 메모리 자체 테스트 장치 및 방법 | |
| JP3943890B2 (ja) | 半導体装置 | |
| CN1584827B (zh) | 记录测试程序的方法 | |
| JPS6031641A (ja) | ワンチツプマイクロコンピユ−タ | |
| JPH06249927A (ja) | 電子回路装置 | |
| JPH02135542A (ja) | Ｅｐｒｏｍ内蔵マイクロコンピュータのテスト回路 | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| JPH04320555A (ja) | マイクロコンピュータのデータ確認方式 | |
| JPS60134350A (ja) | シングルチツプマイクロコンピユ−タ | |
| JPS6210389B2 (ja) | ||
| JPS6216715Y2 (ja) | ||
| JPS6160460B2 (ja) |