JPS6161471A - 読み出し専用半導体記憶装置 - Google Patents
読み出し専用半導体記憶装置Info
- Publication number
- JPS6161471A JPS6161471A JP59183064A JP18306484A JPS6161471A JP S6161471 A JPS6161471 A JP S6161471A JP 59183064 A JP59183064 A JP 59183064A JP 18306484 A JP18306484 A JP 18306484A JP S6161471 A JPS6161471 A JP S6161471A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- gate electrode
- oxide film
- source region
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は読み出し専用半導体記憶装置、特に特定工程
のマスクに基づいて記憶情報が書き込まれるマスク書き
込み式読み出し専用半導体記憶装置（Ｍａｓｋ Ｐｒｏ
ｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
、以下Ｍａｓｋ−ＲＯＭと称す）に関するものである。
のマスクに基づいて記憶情報が書き込まれるマスク書き
込み式読み出し専用半導体記憶装置（Ｍａｓｋ Ｐｒｏ
ｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
、以下Ｍａｓｋ−ＲＯＭと称す）に関するものである。
一般にＭａｓｋ−ＲＯＭは第１図に示すようにＭＯＳ
）ランジスタからなるメモリセルＭＣＩＩ ＃ ＭＣｔ
ｚ ＋ ・・・・・・ＭＣｎｍが行及び列方向にマトリ
クス状に配設され、これに対応して各列毎にワード線Ｗ
、 Ｗ２・・・Ｗｎが、各行毎にビット線Ｂ、 、 Ｂ
２・・・Ｂｍが配設されている。
）ランジスタからなるメモリセルＭＣＩＩ ＃ ＭＣｔ
ｚ ＋ ・・・・・・ＭＣｎｍが行及び列方向にマトリ
クス状に配設され、これに対応して各列毎にワード線Ｗ
、 Ｗ２・・・Ｗｎが、各行毎にビット線Ｂ、 、 Ｂ
２・・・Ｂｍが配設されている。
そして各メモリセルはゲート電極に１Ｈ′電位が与えら
れた状態に於て、ドレインが接続されたビットラインに
ＨレベルまたはＬレベルを現われるようにした構成とさ
れて所望の記憶情報が記憶されているものである。例え
ば−例として記憶情報１工′が記憶されたメモリセルは
ゲート電極にＨ電圧が与えられても非導通状態を維持す
るＭＯＳ トランジスタからなるものとし、記憶情報％
０＃が記憶されるメモリセルはゲート電極にＨ電位が与
えられると導通状態になるＭＯＳ トランジスタからな
るものとされているものである。この様なゲート電極に
１Ｈ′電位を与えても非導通状態を維持するＭＯＳトラ
ンジスタからなるメモリセル（以下非導通メモリセルと
称す）の構造としては、第２図（ａ） （ｂ）に示すも
のが、ゲート電極にゞＨ’！位を与えると導通状態にな
るＭＯＳトランジスタからなるメモリセル（以下導通メ
モリセルと称す）としては、第８図（ａ） （ｂ） ｆ
こ示すものが、従来知られているものである。
れた状態に於て、ドレインが接続されたビットラインに
ＨレベルまたはＬレベルを現われるようにした構成とさ
れて所望の記憶情報が記憶されているものである。例え
ば−例として記憶情報１工′が記憶されたメモリセルは
ゲート電極にＨ電圧が与えられても非導通状態を維持す
るＭＯＳ トランジスタからなるものとし、記憶情報％
０＃が記憶されるメモリセルはゲート電極にＨ電位が与
えられると導通状態になるＭＯＳ トランジスタからな
るものとされているものである。この様なゲート電極に
１Ｈ′電位を与えても非導通状態を維持するＭＯＳトラ
ンジスタからなるメモリセル（以下非導通メモリセルと
称す）の構造としては、第２図（ａ） （ｂ）に示すも
のが、ゲート電極にゞＨ’！位を与えると導通状態にな
るＭＯＳトランジスタからなるメモリセル（以下導通メ
モリセルと称す）としては、第８図（ａ） （ｂ） ｆ
こ示すものが、従来知られているものである。
これら第２図（ａ）（ｂ）及び第８図（ａ） （ｂ）か
ら明らかなように、非導通ＭＯ５は導通ＭＯ５に対して
ゲート電極（６ａ）直下に厚いゲート絶縁酸化膜αＱを
設け、ゲート酸化膜（６ａ）に１Ｈ′電位が印加されて
もソース領域（４ａ）とドレイン領域（８ａ）間の半導
体基板（１）表面に反転層ができないようにして非導通
状態を維持させる構造になっているものである。なお第
２図及び第８図に於て（１）はＰ型シリコンよりなる半
導体基板、（２）はこの半導体基板（１）の−主面上に
おける素子分離部に形成された厚いフィールド酸化膜（
８ａ）（８ｂ）及び（４ａ）（４ｂ）は上記半導体基板
（１）の−主面にＮ型不純物を拡散し互いに離隔して形
成されたドレイン領域及びソース領域、（５）はこれら
ソース領域（４ａ）（４ｂ）とドレイン領域（８ａ）（
８ｂ）間における上記半導体基板（１）の−主面上に形
成された厚さ５０ＯＡ程度の薄いゲート酸化膜、（６ａ
）（６ｂ）はこのゲート酸化膜（５ａ）（５ｂ）上にこ
のゲート酸化膜とほぼ同一の形状で形成されたゲート電
極で、ワード線と一体に形成されるものである。（７）
は上記半導体基板（１）上全面に形成されたＣＶＤ酸化
膜、（８ａ）（８ｂ）はこのＣＶＤ酸化膜（７ンをドレ
イン領域（８ａＸ８ｂ）に達するようにエツチングして
形成されたコンタクトホール、（９）はこのコンタクト
ホール（８ａＸ８ｂ）を埋め上記ドレイン領域（８ａＸ
８ｂ）に接続して形成されたアルミニウム配線層で、ビ
ット線を兼ねるモノである。αｑは非導通メモリセルに
おいて上記ゲート酸化膜（５）と半導体基板（１）の−
主面との間に形成された厚いゲート酸化膜である。
ら明らかなように、非導通ＭＯ５は導通ＭＯ５に対して
ゲート電極（６ａ）直下に厚いゲート絶縁酸化膜αＱを
設け、ゲート酸化膜（６ａ）に１Ｈ′電位が印加されて
もソース領域（４ａ）とドレイン領域（８ａ）間の半導
体基板（１）表面に反転層ができないようにして非導通
状態を維持させる構造になっているものである。なお第
２図及び第８図に於て（１）はＰ型シリコンよりなる半
導体基板、（２）はこの半導体基板（１）の−主面上に
おける素子分離部に形成された厚いフィールド酸化膜（
８ａ）（８ｂ）及び（４ａ）（４ｂ）は上記半導体基板
（１）の−主面にＮ型不純物を拡散し互いに離隔して形
成されたドレイン領域及びソース領域、（５）はこれら
ソース領域（４ａ）（４ｂ）とドレイン領域（８ａ）（
８ｂ）間における上記半導体基板（１）の−主面上に形
成された厚さ５０ＯＡ程度の薄いゲート酸化膜、（６ａ
）（６ｂ）はこのゲート酸化膜（５ａ）（５ｂ）上にこ
のゲート酸化膜とほぼ同一の形状で形成されたゲート電
極で、ワード線と一体に形成されるものである。（７）
は上記半導体基板（１）上全面に形成されたＣＶＤ酸化
膜、（８ａ）（８ｂ）はこのＣＶＤ酸化膜（７ンをドレ
イン領域（８ａＸ８ｂ）に達するようにエツチングして
形成されたコンタクトホール、（９）はこのコンタクト
ホール（８ａＸ８ｂ）を埋め上記ドレイン領域（８ａＸ
８ｂ）に接続して形成されたアルミニウム配線層で、ビ
ット線を兼ねるモノである。αｑは非導通メモリセルに
おいて上記ゲート酸化膜（５）と半導体基板（１）の−
主面との間に形成された厚いゲート酸化膜である。
この様に構成された導通メモリセル及び非導通メモリセ
ルによってＭａｓｋ−ＲＯＭを構成する場合、例えば第
４図に示すように配置構成されるものである。
ルによってＭａｓｋ−ＲＯＭを構成する場合、例えば第
４図に示すように配置構成されるものである。
第４図は、Ｍａｓｋ−ＲＯＭの一部である４行２列に８
個のメモリセルを配置した状態を示す図であり、ＭＣａ
ｌｏ、 Ｍｃａ３１． ＭＣａ４、及びＭＣａ２２は非
導通メモリセルにより、ＭＣａＨ、ＭＣａｚｚ ＨＭＣ
ａｓｚ ｓ及びＭＣａ４ｚは導通メモリセルにより構成
された場合を示しているものである。
個のメモリセルを配置した状態を示す図であり、ＭＣａ
ｌｏ、 Ｍｃａ３１． ＭＣａ４、及びＭＣａ２２は非
導通メモリセルにより、ＭＣａＨ、ＭＣａｚｚ ＨＭＣ
ａｓｚ ｓ及びＭＣａ４ｚは導通メモリセルにより構成
された場合を示しているものである。
この様に配置された各メモリセルに於ては、隣り合うメ
モリセルのソース領域（４ａ）（４ｂ）あるいはドレイ
ン領域（８ａ）（８ｂ）を各々可能な限り共通にしたも
のであり、このことによって高集積化を図っているもの
であり、また、各メモリセルのソース領域（４ａＸ４ｂ
）は接地線ＧＮＤａ１．ＧＮＤａ２．ＧＮＤａ、を、ケ
ート電極（６ａ）（６ｂ）は、ワード線Ｗａ１＋Ｗａ２
＋Ｗａ３ 。
モリセルのソース領域（４ａ）（４ｂ）あるいはドレイ
ン領域（８ａ）（８ｂ）を各々可能な限り共通にしたも
のであり、このことによって高集積化を図っているもの
であり、また、各メモリセルのソース領域（４ａＸ４ｂ
）は接地線ＧＮＤａ１．ＧＮＤａ２．ＧＮＤａ、を、ケ
ート電極（６ａ）（６ｂ）は、ワード線Ｗａ１＋Ｗａ２
＋Ｗａ３ 。
Ｗｎ４を、アルミニウム配線ｒ＠ （９）はビット線を
兼ねているものである。
兼ねているものである。
以上のようなＭａｓｋ−ＲＯＭに於てはメモリセルＭＣ
のゲート電極と半導体基板（１）との間にゲート絶縁酸
化−ＱＯを介在させるか否かによってメモリセルの導通
、非導通を決定するため、ドレイン領域（８ａ）（８ｂ
）ｊｔＥいはソース領域（４ａ ）（４ｂ）を共通にす
ることが可能であり、集積度の面から非常に効率の良い
ものである。
のゲート電極と半導体基板（１）との間にゲート絶縁酸
化−ＱＯを介在させるか否かによってメモリセルの導通
、非導通を決定するため、ドレイン領域（８ａ）（８ｂ
）ｊｔＥいはソース領域（４ａ ）（４ｂ）を共通にす
ることが可能であり、集積度の面から非常に効率の良い
ものである。
ところでこのようなＭａｓｋ−ＲＯＭの製造方法は、第
５図に示すような工程によって形成されるものであり、
ユーザの指定する記憶情報により半導体基板（１）上に
フィールド酸化膜（２）とゲート絶縁酸化膜αＱを同時
に形成し、次にゲート酸化膜（５ａ ）（５ｂ ）を形
成した上でゲート電極（６ａ）（６ｂ）を形成する。
５図に示すような工程によって形成されるものであり、
ユーザの指定する記憶情報により半導体基板（１）上に
フィールド酸化膜（２）とゲート絶縁酸化膜αＱを同時
に形成し、次にゲート酸化膜（５ａ ）（５ｂ ）を形
成した上でゲート電極（６ａ）（６ｂ）を形成する。
その後、上記フィールド酸化膜（２）及びゲート電極（
６ａＸ６ｂ）をマスクとしてＮ型不純物をイオン注入し
、拡散してセルファラインでドレイン領域（Ｆ３ ａ
）（８ｂ）及びソース領域（４ａ）（４ｂ）を形成し、
ＣＶＤ酸化膜（７）を前工程で形成したものの上全面に
形成した後このＣ■酸化膜（７）をエツチングしてコン
タクトホール（８ａ）（ｓｂ）を形成し、アルミニウム
配線層（９）を形成するものである。
６ａＸ６ｂ）をマスクとしてＮ型不純物をイオン注入し
、拡散してセルファラインでドレイン領域（Ｆ３ ａ
）（８ｂ）及びソース領域（４ａ）（４ｂ）を形成し、
ＣＶＤ酸化膜（７）を前工程で形成したものの上全面に
形成した後このＣ■酸化膜（７）をエツチングしてコン
タクトホール（８ａ）（ｓｂ）を形成し、アルミニウム
配線層（９）を形成するものである。
しかるに以上のような工程によるＭａｓｋ−ＲＯＭはユ
ーザの指定する記憶情報を書き込む工程であるゲート絶
縁酸化膜αＱ形成以後の工程が非常に多く、その為ユー
ザの注文を受けてからユーザへ納入するまでの時間は非
常に長（なるという問題があっｔこ 。
ーザの指定する記憶情報を書き込む工程であるゲート絶
縁酸化膜αＱ形成以後の工程が非常に多く、その為ユー
ザの注文を受けてからユーザへ納入するまでの時間は非
常に長（なるという問題があっｔこ 。
この発明は上記の点に鑑みてなされたものであり、非導
通メモリセルとしてゲート電極と基板主表面との間に両
者から絶縁されかつ、ソース領域に電気的に接続された
ＭＯ８構造からなるものとして、導通メモリセル、非導
通メモ、リセルの決定以後の工程すなわち記憶情報書き
込み以後の工程を少な（し、納期短縮を図ったＭａｓｋ
−ＲＯＭを提案するものである。
通メモリセルとしてゲート電極と基板主表面との間に両
者から絶縁されかつ、ソース領域に電気的に接続された
ＭＯ８構造からなるものとして、導通メモリセル、非導
通メモ、リセルの決定以後の工程すなわち記憶情報書き
込み以後の工程を少な（し、納期短縮を図ったＭａｓｋ
−ＲＯＭを提案するものである。
以下にこの発明の一実施例を第６図ないし第９図に基づ
いて説明する。第６図（ａ）（ｂ）は非導通メモリセル
を示しているものであり、（ｌｌａ）は第１ソース領域
（４ａ）と第１ドレイン領域（８ａ）との間の上記半導
体基板（１）−主面上に７００人程度の第１フローティ
ングゲート酸化膜（１２ａ）を介して設けられた第１フ
ローティングゲート電極で、一端部カ第１ソース領域（
４ａ）に接続されているものである。
いて説明する。第６図（ａ）（ｂ）は非導通メモリセル
を示しているものであり、（ｌｌａ）は第１ソース領域
（４ａ）と第１ドレイン領域（８ａ）との間の上記半導
体基板（１）−主面上に７００人程度の第１フローティ
ングゲート酸化膜（１２ａ）を介して設けられた第１フ
ローティングゲート電極で、一端部カ第１ソース領域（
４ａ）に接続されているものである。
従って、この非導通メモリセルにあっては第１フローテ
ィングゲート！！極（４ａ沙電位は第１ソース領域（４
ａ）と同電位すなわちＯｖとなり、第１７０−ティング
ゲート電極（ｌｌａ）上に７００への第１ゲート酸化膜
（５ａ）を介して設けられた第１ゲートａｉ（６ａ）に
゛Ｈ′電位として５ｖ程度の電位が印加されても半導体
基板（１）表面に反転層が形成されず、第１ドレイン領
域（８ａ）と第１ソース領域（４ａ）は導通しないもの
である。
ィングゲート！！極（４ａ沙電位は第１ソース領域（４
ａ）と同電位すなわちＯｖとなり、第１７０−ティング
ゲート電極（ｌｌａ）上に７００への第１ゲート酸化膜
（５ａ）を介して設けられた第１ゲートａｉ（６ａ）に
゛Ｈ′電位として５ｖ程度の電位が印加されても半導体
基板（１）表面に反転層が形成されず、第１ドレイン領
域（８ａ）と第１ソース領域（４ａ）は導通しないもの
である。
一方第７図（ａ） （ｂ）は導通メモリセルを示してい
るものであり、（ｌｌｂ）はその周囲を第２フローティ
ングゲート酸化膜（１２ｂ） 、第２ゲート酸化膜（５
ｂ）及びフィールド酸化膜（２）とによって囲まれて、
上記半導体基板（１）のドレイン領域（８ａ）とソース
領域（４ｂ）との間の一主面と第２ゲート電極（６ｂ）
との間に設けられた第２フローティングゲート電極であ
る。従って、この導通メモリセルにあっては、第２ゲー
ト電極（６ｂ）に４ Ｈを電位としてしきい値電圧１．
２〜１．４ｖ以上の電圧、例えば６ｖ程度の電位が印加
されたとき、第２フローティングゲート電極（ｌｌｂ）
によって電界が遮ぎられることなく半導体基板（１）に
おける第２ソース領域（８ｂ）と第２ドレイン領域（４
ｂ）との間に反転層が形成され、導通されるものである
。
るものであり、（ｌｌｂ）はその周囲を第２フローティ
ングゲート酸化膜（１２ｂ） 、第２ゲート酸化膜（５
ｂ）及びフィールド酸化膜（２）とによって囲まれて、
上記半導体基板（１）のドレイン領域（８ａ）とソース
領域（４ｂ）との間の一主面と第２ゲート電極（６ｂ）
との間に設けられた第２フローティングゲート電極であ
る。従って、この導通メモリセルにあっては、第２ゲー
ト電極（６ｂ）に４ Ｈを電位としてしきい値電圧１．
２〜１．４ｖ以上の電圧、例えば６ｖ程度の電位が印加
されたとき、第２フローティングゲート電極（ｌｌｂ）
によって電界が遮ぎられることなく半導体基板（１）に
おける第２ソース領域（８ｂ）と第２ドレイン領域（４
ｂ）との間に反転層が形成され、導通されるものである
。
このように構成された導通メモリセル及び非導通メモリ
セルによってＭａｓｋ−ＲＯＭを構成する場合、例えば
第８図に示すように配置構成されるものである。
セルによってＭａｓｋ−ＲＯＭを構成する場合、例えば
第８図に示すように配置構成されるものである。
第８図はＭａｓｋ−ＲＯＭの一部である４行２列に８個
のメモリセルを配置した状態を示す図であり、ＭＣｂ
１□、 ＭＣｂ 、１ｊＭＣｂ 、１．及びＭＣｂ、、
は第６図（ａ）（ｂ）にて示した非導通メモリセルによ
り、ＭＣｂ 、、 、 ＭＣｂ 、、 。
のメモリセルを配置した状態を示す図であり、ＭＣｂ
１□、 ＭＣｂ 、１ｊＭＣｂ 、１．及びＭＣｂ、、
は第６図（ａ）（ｂ）にて示した非導通メモリセルによ
り、ＭＣｂ 、、 、 ＭＣｂ 、、 。
ＭＣｂ ｓｘ及びＭＣａ、２は第６図（ａ） （ｂ）に
て示した導通メモリセルにより構成された場合を示して
いるものである。この様に配置された各メモリセルに於
ては、隣り合うメモリセルのソース領域（４ａ）（４ｂ
）あるいはドレイン領域（８ａ）（８ｂ）を各々可能な
限り共通にしたものであり、このことによって高集積化
を図フているものであり、また、各メモリセルのソース
領域（４ａ）（４ｂ）は接地線ＧＮＤｂｘ 、 ＧＮＤ
ｂｚ 、 ＧＮＤｂ３を、第１ゲート電極（６ａ）及び
第２ゲー） 電８ｉｉ （６ｂ）はワード線Ｗｂ１．
Ｗｂｚ 、 Ｗｂａ、Ｗｂ４を、アルミニウム配線層（
９）はビット線をそれぞれ兼ねているもの・、である。
て示した導通メモリセルにより構成された場合を示して
いるものである。この様に配置された各メモリセルに於
ては、隣り合うメモリセルのソース領域（４ａ）（４ｂ
）あるいはドレイン領域（８ａ）（８ｂ）を各々可能な
限り共通にしたものであり、このことによって高集積化
を図フているものであり、また、各メモリセルのソース
領域（４ａ）（４ｂ）は接地線ＧＮＤｂｘ 、 ＧＮＤ
ｂｚ 、 ＧＮＤｂ３を、第１ゲート電極（６ａ）及び
第２ゲー） 電８ｉｉ （６ｂ）はワード線Ｗｂ１．
Ｗｂｚ 、 Ｗｂａ、Ｗｂ４を、アルミニウム配線層（
９）はビット線をそれぞれ兼ねているもの・、である。
次にこのように構成されたＭａ ｓｋ−ＲＯＭの製造方
法について第９図に従い説明する。まず半導体基板（１
）上にフィールド酸化膜（２）を形成（ステップりした
後、ｖｔｈを決定するためにＰ型不純物を注入（ステッ
プｌ）し、その後更にＮ型不純物を選択的に注入して、
第１．第２ドレイン領域（ｃｌａ）（８ｂ）及び第１．
第２ソース領域（４ａＸ４ｂ）を形成（ステップ■）す
る。次に７００人程度の酸化膜を半導体基板（１）−主
面上全面に積層して第１．第２フローティングゲート酸
化膜（１２ａＸ１２ｂ）を形成（ステップ■）する。こ
の様に形成された状態のものをユーザからの注文が有る
までストックしておくものである。なお、半導体基板（
１）の−主面は７００人の酸化膜にて覆われている′た
め、半導体基板（１）の−主面及び第１．第２ソース領
域（４ａ）（４ｂｍびに第１、第２ドレイン領域（ａａ
）（８ｂ）は保護されているものである。そして、ユー
ザから所望の記憶情、報を有したＭａｓｋ−ＲＯＭの注
文を受けろと、その記憶情報に応じてマスクを用いて非
導通にすべきメモリセル部分における第１ソース領域（
４ａ）上のフローティングゲート酸化膜（１２ａ）にコ
ンタクトホール（至）を形成（ステップＹ）し、その後
第１ポリシリコン層を全面に形成（ステップ■）する。
法について第９図に従い説明する。まず半導体基板（１
）上にフィールド酸化膜（２）を形成（ステップりした
後、ｖｔｈを決定するためにＰ型不純物を注入（ステッ
プｌ）し、その後更にＮ型不純物を選択的に注入して、
第１．第２ドレイン領域（ｃｌａ）（８ｂ）及び第１．
第２ソース領域（４ａＸ４ｂ）を形成（ステップ■）す
る。次に７００人程度の酸化膜を半導体基板（１）−主
面上全面に積層して第１．第２フローティングゲート酸
化膜（１２ａＸ１２ｂ）を形成（ステップ■）する。こ
の様に形成された状態のものをユーザからの注文が有る
までストックしておくものである。なお、半導体基板（
１）の−主面は７００人の酸化膜にて覆われている′た
め、半導体基板（１）の−主面及び第１．第２ソース領
域（４ａ）（４ｂｍびに第１、第２ドレイン領域（ａａ
）（８ｂ）は保護されているものである。そして、ユー
ザから所望の記憶情、報を有したＭａｓｋ−ＲＯＭの注
文を受けろと、その記憶情報に応じてマスクを用いて非
導通にすべきメモリセル部分における第１ソース領域（
４ａ）上のフローティングゲート酸化膜（１２ａ）にコ
ンタクトホール（至）を形成（ステップＹ）し、その後
第１ポリシリコン層を全面に形成（ステップ■）する。
このとき、この第１ポリシリコンはコンタクトホール（
６）を埋める形で、半導体基板（１）に達するものであ
る。この第１ポリシリコン層をエツチングして、第１及
び第２のフローティングゲート電極（ｌｌａ）（ｌｌｂ
）を形成するものである。その後酸化膜、次に第２ポリ
シリコンを積層し、それらを所望の形状にエツチングし
て、ゲート酸化膜（５ａ）（５ｂ）ゲート電極（６ａ）
（６ｂ）を形成（ステップ■、ＶＩＩＩ）するものであ
る。その後は、従来で示したものと同様にＣＶＤ 酸化
膜（７） 、コンタクトホール（８）、アルミニウム層
（９）を形成（ステップｆｆ、Ｘ、ＸＩ）シて、第６図
ないし第８図に示すようなＲＯＭを得るものである。
６）を埋める形で、半導体基板（１）に達するものであ
る。この第１ポリシリコン層をエツチングして、第１及
び第２のフローティングゲート電極（ｌｌａ）（ｌｌｂ
）を形成するものである。その後酸化膜、次に第２ポリ
シリコンを積層し、それらを所望の形状にエツチングし
て、ゲート酸化膜（５ａ）（５ｂ）ゲート電極（６ａ）
（６ｂ）を形成（ステップ■、ＶＩＩＩ）するものであ
る。その後は、従来で示したものと同様にＣＶＤ 酸化
膜（７） 、コンタクトホール（８）、アルミニウム層
（９）を形成（ステップｆｆ、Ｘ、ＸＩ）シて、第６図
ないし第８図に示すようなＲＯＭを得るものである。
なお、上記した以上の様な構造のＭａｓｋ−ＲＯＭに於
ては、導通メモリセルに第２フローティングゲート電極
（ｌｌｂ）を設けであるため非導通メモリセルと、導通
メモリセルのゲート電極（６ａＸ６ｂ）の高さが同じで
あるため、メモリセルを複数配設してもゲート電極（６
ａ）（６ｂ）を一部となすワード線が断線する恐れが少
なくなるものであるが、特に導通メモリセルにおいては
第２フローティングゲート電極（ｌｌｂ）を設ける必要
がないものである。
ては、導通メモリセルに第２フローティングゲート電極
（ｌｌｂ）を設けであるため非導通メモリセルと、導通
メモリセルのゲート電極（６ａＸ６ｂ）の高さが同じで
あるため、メモリセルを複数配設してもゲート電極（６
ａ）（６ｂ）を一部となすワード線が断線する恐れが少
なくなるものであるが、特に導通メモリセルにおいては
第２フローティングゲート電極（ｌｌｂ）を設ける必要
がないものである。
この場合においては、第９図におけるステップ■におい
て、非導通メモリセル部分における第１フローティング
ゲート電極（ｌｌａ）のみを残してエッチ、ング除去す
れば良いものである。そして、このものにおいては、導
通メモリセルのスレシュホールド電圧は低くなるもので
ある。
て、非導通メモリセル部分における第１フローティング
ゲート電極（ｌｌａ）のみを残してエッチ、ング除去す
れば良いものである。そして、このものにおいては、導
通メモリセルのスレシュホールド電圧は低くなるもので
ある。
この発明は以上説明したように、ＭＯ５構造からなる導
通メモリセルと非導通メモリセルとを有したＭａｓｋ−
ＲＯＭにおいて、非導通メモリセルを一部がソース領域
に接続された第１フローテイングゲー）［５を、半導体
基板におけるソース領域とドレイン領域との間の一主面
と第１ゲート電極との間に半導体基板−主面及び第１ゲ
ート電極と絶縁されて設けられたものとしたので、容易
にかつ信頼性良く導通メモリセル、非導通メモリセルを
形成でき、かつ記憶情報書き込み工程及びそれ以後の工
程が少なくなるため納期を短縮できる結果皿種の記憶情
報を有した注文に対しても即やかに対応できるという効
果がある。
通メモリセルと非導通メモリセルとを有したＭａｓｋ−
ＲＯＭにおいて、非導通メモリセルを一部がソース領域
に接続された第１フローテイングゲー）［５を、半導体
基板におけるソース領域とドレイン領域との間の一主面
と第１ゲート電極との間に半導体基板−主面及び第１ゲ
ート電極と絶縁されて設けられたものとしたので、容易
にかつ信頼性良く導通メモリセル、非導通メモリセルを
形成でき、かつ記憶情報書き込み工程及びそれ以後の工
程が少なくなるため納期を短縮できる結果皿種の記憶情
報を有した注文に対しても即やかに対応できるという効
果がある。
第１図はＭａｓｋ−ＲＯＭのメモリ部分の概略構成図、
第２図ないし第５図は従来のＭａｓｋ−ＲＯＭを示し、
第２図（ａ）は非導通メモリセルのパターン配置図、第
２図（ｂ）は第２図（ａ）のＩ−Ｎ断面図、第３図（ａ
）は導通メモリセルのパターン配置図、第８図（ｂ）は
第８図（ａ）のト」断面図、第４図は第２図及び第３図
のメモリセルを複数個配設したパターン配置図、第５図
は製造工程を示す流れ図、第６図ないし第９図はこの発
明の一実施例を示し、第６図（ａ）は導通メモリセルの
パターン配置図、第６図（ｂ）は第６図（ａ）のＭ−Ｎ
断面図、第７図（ａ＞は非導通メモリセルのパターン配
置図、第７図（ｂ）は第７図（ａ）の■−）１断面図、
第８図は第６図及び第７図のメモリセルを複数個配設し
たパターン配置図、第９図は製造工程を示す・流れ図で
ある。 図において、（１）は半導体基板、（３ａ）（８ｂ）は
各々第１．第２ドレイン領域、（４ａ）（４ｂ）は各々
第１゜第２ソース領域、（５ａ）（５ｂ）は各々第１．
第２ゲート酸化膜、（６ａ）（６ｂ）は各々第１．第２
ゲート電極、Ｇ１１ａ）（ｎｂ）は各々第１．第２フロ
ーティングゲート電極、（’１２ａ）（１２ｂ）は各々
第１．第２フローティングゲート酸化膜である。 なお、各図中同一符号は同一または相当部分を示すもの
である。
第２図ないし第５図は従来のＭａｓｋ−ＲＯＭを示し、
第２図（ａ）は非導通メモリセルのパターン配置図、第
２図（ｂ）は第２図（ａ）のＩ−Ｎ断面図、第３図（ａ
）は導通メモリセルのパターン配置図、第８図（ｂ）は
第８図（ａ）のト」断面図、第４図は第２図及び第３図
のメモリセルを複数個配設したパターン配置図、第５図
は製造工程を示す流れ図、第６図ないし第９図はこの発
明の一実施例を示し、第６図（ａ）は導通メモリセルの
パターン配置図、第６図（ｂ）は第６図（ａ）のＭ−Ｎ
断面図、第７図（ａ＞は非導通メモリセルのパターン配
置図、第７図（ｂ）は第７図（ａ）の■−）１断面図、
第８図は第６図及び第７図のメモリセルを複数個配設し
たパターン配置図、第９図は製造工程を示す・流れ図で
ある。 図において、（１）は半導体基板、（３ａ）（８ｂ）は
各々第１．第２ドレイン領域、（４ａ）（４ｂ）は各々
第１゜第２ソース領域、（５ａ）（５ｂ）は各々第１．
第２ゲート酸化膜、（６ａ）（６ｂ）は各々第１．第２
ゲート電極、Ｇ１１ａ）（ｎｂ）は各々第１．第２フロ
ーティングゲート電極、（’１２ａ）（１２ｂ）は各々
第１．第２フローティングゲート酸化膜である。 なお、各図中同一符号は同一または相当部分を示すもの
である。
Claims (3)
- （１）第１導電型半導体基板の一主面に互いに離隔して
設けられた第２導電型の第１ソース領域及び第１ドレイ
ン領域と、上記第１ソース領域と第１ドレイン領域との
間の上記半導体基板一主面上に第１フローティングゲー
ト酸化膜を介して設けられ、一部が上記ソース領域に接
続された第１フローティングゲート電極と、上記第１フ
ローティングゲート電極上の上記ソース領域とドレイン
領域との間に薄い第１ゲート酸化膜を介して設けられた
第１ゲート電極とを有する非導通メモリセル、上記半導
体基板の一主面に互いに離隔して設けられた第２導電型
の第２ソース領域及び第２ドレイン領域と、上記第２ソ
ース領域と第２ドレイン領域との間の上記半導体基板一
主面上に薄い第２ゲート酸化膜を介して設けられた第２
ゲート電極とを有する導通メモリセルを備えたことを特
徴とする読み出し専用半導体記憶装置。 - （２）導通メモリセル及び非導通メモリセルは列方向に
配設されたメモリセルを構成し、かつ導通メモリセル及
び非導通メモリセルのドレイン領域それぞれは同一行に
位置されかつ隣接して配置された一方のメモリセルのド
レイン領域を兼ねたものであることを特徴とする特許請
求の範囲第１項記載の読み出し専用半導体記憶装置。 - （３）導通メモリセル及び非導通メモリセルのソース領
域は列方向に直線状に形成された第２導電型の拡散領域
の一部からなり、かつ接地されていることを特徴とする
特許請求の範囲第１項又は第２項記載の読み出し専用半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183064A JPS6161471A (ja) | 1984-08-31 | 1984-08-31 | 読み出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183064A JPS6161471A (ja) | 1984-08-31 | 1984-08-31 | 読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161471A true JPS6161471A (ja) | 1986-03-29 |
| JPH047108B2 JPH047108B2 (ja) | 1992-02-07 |
Family
ID=16129113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183064A Granted JPS6161471A (ja) | 1984-08-31 | 1984-08-31 | 読み出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323383B1 (ko) * | 1999-12-29 | 2002-02-19 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
-
1984
- 1984-08-31 JP JP59183064A patent/JPS6161471A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323383B1 (ko) * | 1999-12-29 | 2002-02-19 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047108B2 (ja) | 1992-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5917224A (en) | Compact ROM matrix | |
| US4247861A (en) | High performance electrically alterable read-only memory (EAROM) | |
| US5990526A (en) | Memory device with a cell array in triple well, and related manufacturing process | |
| KR100201182B1 (ko) | 반도체집적회로장치 | |
| KR850007719A (ko) | 콘덴서 내장형 메모리셀을 갖춘 반도체 메모리장치 및 그 제조방법 | |
| US7019353B2 (en) | Three dimensional flash cell | |
| US6380023B2 (en) | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits | |
| US7002203B2 (en) | Semiconductor memory with nonvolatile memory cell array and semiconductor device with nonvolatile memory cell array and logic device | |
| JPH031837B2 (ja) | ||
| US4921815A (en) | Method of producing a semiconductor memory device having trench capacitors | |
| EP0237361B1 (en) | Semiconductor memory device | |
| US6573557B1 (en) | EEPROM cell having reduced cell area | |
| US6809366B2 (en) | Non-volatile semiconductor memory device | |
| JPS6161471A (ja) | 読み出し専用半導体記憶装置 | |
| US4760554A (en) | Staggered contacts in arrays of programmable memory cells | |
| US5557123A (en) | Nonvolatile semiconductor memory device with shaped floating gate | |
| US4486944A (en) | Method of making single poly memory cell | |
| US6509592B2 (en) | Ferroelectric memory | |
| JPS6127673A (ja) | 読み出し専用半導体記憶装置 | |
| JP3076248B2 (ja) | 半導体記憶回路 | |
| JP3575652B2 (ja) | 半導体メモリ装置のワードライン構造 | |
| JP2825039B2 (ja) | 半導体記憶装置 | |
| JPH0673240B2 (ja) | 読み出し専用半導体メモリ | |
| JPH07105450B2 (ja) | 読み出し専用半導体記憶装置の製造方法 | |
| CN119108001A (zh) | 反熔丝单元、反熔丝阵列结构、编程方法以及读取方法 |