JPH047108B2 - - Google Patents
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- JPH047108B2 JPH047108B2 JP59183064A JP18306484A JPH047108B2 JP H047108 B2 JPH047108 B2 JP H047108B2 JP 59183064 A JP59183064 A JP 59183064A JP 18306484 A JP18306484 A JP 18306484A JP H047108 B2 JPH047108 B2 JP H047108B2
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- Japan
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- memory cell
- semiconductor substrate
- gate electrode
- oxide film
- memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は読み出し専用半導体記憶装置、特に
特定工程のマスクに基づいて記憶情報が書き込ま
れるマスク書き込み式読み出し専用半導体記憶装
置（Mask Programable Read Only Memory、
以下Mask−ROMと称す）に関するものである。
特定工程のマスクに基づいて記憶情報が書き込ま
れるマスク書き込み式読み出し専用半導体記憶装
置（Mask Programable Read Only Memory、
以下Mask−ROMと称す）に関するものである。
一般にMask−ROMは第１図に示すように
MOSトランジスタからなるメモリセルMC11，
MC12，……MCnmが行及び列方向にマトリクス
状に配設され、これに対応して各列毎にワード線
W1，W2……Wnが、各行毎にビツト線B1，B2…
…Bmが配設されている。そして各メモリセルは
ゲート電極に“Ｈ”電位が与えられた状態に於
て、ドレインが接続されたビツトラインにＨレベ
ルまたはＬレベルを現われるようにした構造とさ
れて所望の記憶情報が記憶されているものであ
る。例えば一例として記憶情報“１”が記憶され
たメモリセルはゲート電極にＨ電圧が与えられて
も非導通状態を維持するMOSトランジスタから
なるものとし、記憶情報“Ｏ”が記憶されるメモ
リセルはゲート電極にＨ電位が与えられると導通
状態になるMOSトランジスタからなるものとさ
れているものである。この様なゲート電極に
“Ｈ”電位を与えても非導通状態を維持するMOS
トランジスタからなるメモリセル（以下非導通メ
モリセルと称す）の構造としては、第２図ａ，ｂ
に示すものが、ゲート電極に“Ｈ”電位を与える
と導通状態になるMOSトランジスタからなるメ
モリセル（以下導通メモリセルと称す）として
は、、第３図ａ，ｂに示すものが、従来知られて
いるものである。
MOSトランジスタからなるメモリセルMC11，
MC12，……MCnmが行及び列方向にマトリクス
状に配設され、これに対応して各列毎にワード線
W1，W2……Wnが、各行毎にビツト線B1，B2…
…Bmが配設されている。そして各メモリセルは
ゲート電極に“Ｈ”電位が与えられた状態に於
て、ドレインが接続されたビツトラインにＨレベ
ルまたはＬレベルを現われるようにした構造とさ
れて所望の記憶情報が記憶されているものであ
る。例えば一例として記憶情報“１”が記憶され
たメモリセルはゲート電極にＨ電圧が与えられて
も非導通状態を維持するMOSトランジスタから
なるものとし、記憶情報“Ｏ”が記憶されるメモ
リセルはゲート電極にＨ電位が与えられると導通
状態になるMOSトランジスタからなるものとさ
れているものである。この様なゲート電極に
“Ｈ”電位を与えても非導通状態を維持するMOS
トランジスタからなるメモリセル（以下非導通メ
モリセルと称す）の構造としては、第２図ａ，ｂ
に示すものが、ゲート電極に“Ｈ”電位を与える
と導通状態になるMOSトランジスタからなるメ
モリセル（以下導通メモリセルと称す）として
は、、第３図ａ，ｂに示すものが、従来知られて
いるものである。
これら第２図ａ，ｂ及び第３図ａ，ｂから明ら
かなように、非導通MOSは導通MOSに対してゲ
ート電極６ａ直下に厚いゲート絶縁酸化膜１０を
設け、ゲート電極６ａに“Ｈ”電位が印加されて
もソース領域４ａとドレイン領域３ａ間の半導体
基板１表面に反転層ができないようにして非導通
状態を維持させる構造になつているものである。
なお第２図及び第３図に於て１はＰ型シリコンよ
りなる半導体基板、２はこの半導体基板１の一主
面上における素子分離部に形成された厚いフイー
ルド酸化膜、３ａ，３ｂ及び４ａ，４ｂは上記半
導体基板１の一主面にＮ型不純物を拡散し互いに
離隔して形成されたドレイン領域及びソース領
域、５はこれらソース領域４ａ，４ｂとドレイン
領域３ａ，３ｂ間における上記半導体基板１の一
主面上に形成された厚さ500〓程度の薄いゲート
酸化膜、６ａ，６ｂはこのゲート酸化膜５ａ，５
ｂ上にこのゲート酸化膜とほぼ同一の形状で形成
されたゲート電極で、ワード線と一体に形成され
るものである。７は上記半導体基板１上全面に形
成されたCVD酸化膜、８ａ，８ｂはこのCVD酸
化膜７をドレイン領域３ａ，３ｂに達するように
エツチングして形成されたコンタクトホール、９
はこのコンタクトホール８ａ，８ｂを埋め上記ド
レイン領域３ａ，３ｂに接続して形成されたアル
ミニウム配線層で、ビツト線を兼ねるものであ
る。１０は非導通メモリセルにおいて上記ゲート
酸化膜５と半導体基板１の一主面との間に形成さ
れた厚いゲート酸化膜である。
かなように、非導通MOSは導通MOSに対してゲ
ート電極６ａ直下に厚いゲート絶縁酸化膜１０を
設け、ゲート電極６ａに“Ｈ”電位が印加されて
もソース領域４ａとドレイン領域３ａ間の半導体
基板１表面に反転層ができないようにして非導通
状態を維持させる構造になつているものである。
なお第２図及び第３図に於て１はＰ型シリコンよ
りなる半導体基板、２はこの半導体基板１の一主
面上における素子分離部に形成された厚いフイー
ルド酸化膜、３ａ，３ｂ及び４ａ，４ｂは上記半
導体基板１の一主面にＮ型不純物を拡散し互いに
離隔して形成されたドレイン領域及びソース領
域、５はこれらソース領域４ａ，４ｂとドレイン
領域３ａ，３ｂ間における上記半導体基板１の一
主面上に形成された厚さ500〓程度の薄いゲート
酸化膜、６ａ，６ｂはこのゲート酸化膜５ａ，５
ｂ上にこのゲート酸化膜とほぼ同一の形状で形成
されたゲート電極で、ワード線と一体に形成され
るものである。７は上記半導体基板１上全面に形
成されたCVD酸化膜、８ａ，８ｂはこのCVD酸
化膜７をドレイン領域３ａ，３ｂに達するように
エツチングして形成されたコンタクトホール、９
はこのコンタクトホール８ａ，８ｂを埋め上記ド
レイン領域３ａ，３ｂに接続して形成されたアル
ミニウム配線層で、ビツト線を兼ねるものであ
る。１０は非導通メモリセルにおいて上記ゲート
酸化膜５と半導体基板１の一主面との間に形成さ
れた厚いゲート酸化膜である。
この様に構成された導通メモリセル及び非導通
メモリセルによつてMask−ROMを構成する場
合、例えば第４図に示すように配置構成されるも
のである。
メモリセルによつてMask−ROMを構成する場
合、例えば第４図に示すように配置構成されるも
のである。
第４図は、Mask−ROMの一部である４列２
行に８個のメモリセルを配置した状態を示す図で
あり、MCa11，MCa31，MCa41及びMCa22は非導
通メモリセルにより、MCa21，MCa22，MCa32、
及びMCa42は導通メモリセルにより構成された場
合を示しているものである。
行に８個のメモリセルを配置した状態を示す図で
あり、MCa11，MCa31，MCa41及びMCa22は非導
通メモリセルにより、MCa21，MCa22，MCa32、
及びMCa42は導通メモリセルにより構成された場
合を示しているものである。
この様に配置された各メモリセルに於ては、隣
り合うメモリセルのソース領域４ａ，４ｂあるい
はドレイン領域３ａ，３ｂを各々可能な限り共通
にしたものであり、このことによつて高集積化を
図つているものであり、また、各メモリセルのソ
ース領域４ａ，４ｂは接地線GNDa1，GNDa2，
GNDa3を、ゲート電極６ａ，６ｂは、ワード線
Wa1，Wa2，Wa3，Wa4を、アルミニウム配線層
９はビツト線を兼ねているものである。
り合うメモリセルのソース領域４ａ，４ｂあるい
はドレイン領域３ａ，３ｂを各々可能な限り共通
にしたものであり、このことによつて高集積化を
図つているものであり、また、各メモリセルのソ
ース領域４ａ，４ｂは接地線GNDa1，GNDa2，
GNDa3を、ゲート電極６ａ，６ｂは、ワード線
Wa1，Wa2，Wa3，Wa4を、アルミニウム配線層
９はビツト線を兼ねているものである。
以上のようなMask−ROMに於てはメモリセ
ルMCのゲート電極と半導体基板１との間にゲー
ト絶縁酸化膜１０を介在させるか否かによつてメ
モリセルの導通、非導通を決定するため、ドレイ
ン領域３ａ，３ｂ域いはソース領域４ａ，４ｂを
共通にすることが可能であり、集積度の面から非
常に効率の良いものである。
ルMCのゲート電極と半導体基板１との間にゲー
ト絶縁酸化膜１０を介在させるか否かによつてメ
モリセルの導通、非導通を決定するため、ドレイ
ン領域３ａ，３ｂ域いはソース領域４ａ，４ｂを
共通にすることが可能であり、集積度の面から非
常に効率の良いものである。
ところでこのようなMask−ROMの製造方法
は、第５図に示すような工程によつて形成される
ものであり、ユーザの指定する記憶情報により半
導体基板１上にフイールド酸化膜２とゲート絶縁
酸化膜１０を同時に形成し、次にゲート酸化膜
５，５を形成した上でゲート電極６ａ，６ｂを形
成する。その後、上記フイールド酸化膜２及びゲ
ート電極６ａ，６ｂをマスクとしてＮ型不純物を
イオン注入し、拡散してセルフアラインでドレイ
ン領域３ａ，３ｂ及びソース領域４ａ，４ｂを形
成し、CVD酸化膜７を前工程で形成したものの
上全面に形成した後このCVD酸化膜７をエツチ
ングしてコンタクトホール８ａ，８ｂを形成し、
アルミニウム配線層９を形成するものである。
は、第５図に示すような工程によつて形成される
ものであり、ユーザの指定する記憶情報により半
導体基板１上にフイールド酸化膜２とゲート絶縁
酸化膜１０を同時に形成し、次にゲート酸化膜
５，５を形成した上でゲート電極６ａ，６ｂを形
成する。その後、上記フイールド酸化膜２及びゲ
ート電極６ａ，６ｂをマスクとしてＮ型不純物を
イオン注入し、拡散してセルフアラインでドレイ
ン領域３ａ，３ｂ及びソース領域４ａ，４ｂを形
成し、CVD酸化膜７を前工程で形成したものの
上全面に形成した後このCVD酸化膜７をエツチ
ングしてコンタクトホール８ａ，８ｂを形成し、
アルミニウム配線層９を形成するものである。
しかるに以上のような工程によるMask−
ROMはユーザの指定する記憶情報を書き込む工
程であるゲート絶縁酸化膜１０形成以後の工程が
非常に多く、その為ユーザの注文を受けてからユ
ーザへ納入するまでの時間は非常に長くなるとい
う問題があつた。
ROMはユーザの指定する記憶情報を書き込む工
程であるゲート絶縁酸化膜１０形成以後の工程が
非常に多く、その為ユーザの注文を受けてからユ
ーザへ納入するまでの時間は非常に長くなるとい
う問題があつた。
この発明は上記の点に鑑みてなされたものであ
り、非導通メモリセルとしてゲート電極と基板主
表面との間に両者から絶縁されかつ、ソース領域
に電気的に接続されたMOS構造からなるものと
して、導通メモリセル、非導通メモリセルの決定
以後の工程すなわち記憶情報書き込み以後の工程
を少なくし、納期短縮を図つたMask−ROMを
提案するものである。
り、非導通メモリセルとしてゲート電極と基板主
表面との間に両者から絶縁されかつ、ソース領域
に電気的に接続されたMOS構造からなるものと
して、導通メモリセル、非導通メモリセルの決定
以後の工程すなわち記憶情報書き込み以後の工程
を少なくし、納期短縮を図つたMask−ROMを
提案するものである。
以下にこの発明の一実施例を第６図ないし第９
図に基づいて説明する。第６図ａ，ｂは非導通メ
モリセルを示しているものであり、１１ａは第１
ソース領域４ａと第１ドレイン領域３ａとの間の
上記半導体基板１一主面上に700〓程度の第１フ
ローテイングゲート酸化膜１２ａを介して設けら
れた第１フローテイングゲート電極で、一端部が
第１ソース領域４ａに接続されているものであ
る。従つて、この非導通メモリセルにあつては第
１フローテイングゲート電極４ａの電位は第１ソ
ース領域４ａと同電位すなわち0Vとなり、第１
フローテイングゲート電極１１ａ上に700〓の第
１ゲート酸化膜５ａを介して設けられた第１ゲー
ト電極６ａに“Ｈ”電位として5V程度の電位が
印加されても半導体基板１表面に反転層が形成さ
れず、第１ドレイン領域３ａと第１ソース領域４
ａは導通しないものである。
図に基づいて説明する。第６図ａ，ｂは非導通メ
モリセルを示しているものであり、１１ａは第１
ソース領域４ａと第１ドレイン領域３ａとの間の
上記半導体基板１一主面上に700〓程度の第１フ
ローテイングゲート酸化膜１２ａを介して設けら
れた第１フローテイングゲート電極で、一端部が
第１ソース領域４ａに接続されているものであ
る。従つて、この非導通メモリセルにあつては第
１フローテイングゲート電極４ａの電位は第１ソ
ース領域４ａと同電位すなわち0Vとなり、第１
フローテイングゲート電極１１ａ上に700〓の第
１ゲート酸化膜５ａを介して設けられた第１ゲー
ト電極６ａに“Ｈ”電位として5V程度の電位が
印加されても半導体基板１表面に反転層が形成さ
れず、第１ドレイン領域３ａと第１ソース領域４
ａは導通しないものである。
一方第７図ａ，ｂは導通メモリセルを示してい
るものであり、１１ｂはその周囲を第２フローテ
イングゲート酸化物１２ｂ、第２ゲート酸化物５
ｂ及びフイールド酸化膜２とによつて囲まれて、
上記半導体基板１のドレイン領域３ａとソース領
域４ｂとの間の一主面と第２ゲート電極６ｂとの
間に設けられた第２フローテイングゲート電極で
ある。従つて、この導通メモリセルにあつては、
第２ゲート電極６ｂに“Ｈ”電位としてしきい値
電圧1.2〜1.4V以上の電圧、例えば5V程度の電位
が印加されたとき、第２フローテイングゲート電
極１１ｂによつて電界が遮ぎられることなく半導
体基板１における第２ソース領域３ｂと第２ドレ
イン領域４ｂとの間に反転層が形成され、導通さ
れるものである。
るものであり、１１ｂはその周囲を第２フローテ
イングゲート酸化物１２ｂ、第２ゲート酸化物５
ｂ及びフイールド酸化膜２とによつて囲まれて、
上記半導体基板１のドレイン領域３ａとソース領
域４ｂとの間の一主面と第２ゲート電極６ｂとの
間に設けられた第２フローテイングゲート電極で
ある。従つて、この導通メモリセルにあつては、
第２ゲート電極６ｂに“Ｈ”電位としてしきい値
電圧1.2〜1.4V以上の電圧、例えば5V程度の電位
が印加されたとき、第２フローテイングゲート電
極１１ｂによつて電界が遮ぎられることなく半導
体基板１における第２ソース領域３ｂと第２ドレ
イン領域４ｂとの間に反転層が形成され、導通さ
れるものである。
このように構成された導通メモリセル及び非導
通メモリセルによつてMask−ROMを構成する
場合、例えば第８図に示すように配置構成される
ものである。
通メモリセルによつてMask−ROMを構成する
場合、例えば第８図に示すように配置構成される
ものである。
第８図はMask−ROMの一部である４列２行
に８個のメモリセルを配置した状態を示す図であ
り、MCb11，MCb31，MCb41、及びMCb22は第６
図ａ，ｂにて示した非導通メモリセルにより、
MCb21，MCb12，MCb32及びMCa42は第６図ａ，
ｂにて示した導通メモリセルにより構成された場
合を示しているものである。この様に配置された
各メモリセルに於ては、隣り合うメモリセルのソ
ース領域４ａ，４ｂあるいはドレイン領域３ａ，
３ｂを各々可能な限り共通にしたものであり、こ
のことによつて高集積化を図つているものであ
り、また、各メモリセルのソース領域４ａ，４ｂ
は接地線GNDb1，GNDb2，GNDb3を、第１ゲ
ート電極６ａ及び第２ゲート電極６ｂはワード線
Wb1，Wb2，Wb3，Wb4を、アルミニウム配線層
９はビツト線をそれぞれ兼ねているものである。
に８個のメモリセルを配置した状態を示す図であ
り、MCb11，MCb31，MCb41、及びMCb22は第６
図ａ，ｂにて示した非導通メモリセルにより、
MCb21，MCb12，MCb32及びMCa42は第６図ａ，
ｂにて示した導通メモリセルにより構成された場
合を示しているものである。この様に配置された
各メモリセルに於ては、隣り合うメモリセルのソ
ース領域４ａ，４ｂあるいはドレイン領域３ａ，
３ｂを各々可能な限り共通にしたものであり、こ
のことによつて高集積化を図つているものであ
り、また、各メモリセルのソース領域４ａ，４ｂ
は接地線GNDb1，GNDb2，GNDb3を、第１ゲ
ート電極６ａ及び第２ゲート電極６ｂはワード線
Wb1，Wb2，Wb3，Wb4を、アルミニウム配線層
９はビツト線をそれぞれ兼ねているものである。
次にこのように構成されたMask−ROMの製
造方法について第９図に従い説明する。まず半導
体基板１上にフイールド酸化膜２を形成（ステツ
プ）した後、Vthを決定するためにＰ型不純物
を注入（ステツプ）し、その後更にＮ型不純物
を選択的に注入して、第１、第２ドレイン領域３
ａ，３ｂ及び第１、第２ソース領域４ａ，４ｂを
形成（ステツプ）する。次に700〓程度の酸化
膜を半導体基板１一主面上全面に積層して第１、
第２フローテイングゲート酸化膜１２ａ，１２ｂ
を形成（ステツプ）する。この様に形成された
状態のものをユーザからの注文が有るまでストツ
クしておくものである。なお、半導体基板１の一
主面は700〓の酸化膜にて覆われているため、半
導体基板１の一主面及び第１、第２ソース領域４
ａ，４ｂ並びに第１、第２ドレイン領域３ａ，３
ｂは保護されているものである。そして、ユーザ
から所望の記憶情報を有したMask−ROMの注
文を受けると、その記憶情報に応じてマスクを用
いて非導通にすべきメモリセル部分における第１
ソース領域４ａ上のフローテイングゲート酸化膜
１２ａにコンタクトホール１３を形成（ステツプ
）し、その後第１ポリシリコン層を全面に形成
（ステツプ）する。このとき、この第１ポリシ
リコンはコンタクトホール１３を埋める形で、半
導体基板１に達するものである。この第１ポリシ
リコン層をエツチングして、第１及び第２のフロ
ーテイングゲート電極１１ａ，１１ｂを形成する
ものである。その後酸化膜、次に第２ポリシリコ
ンを積層し、それらを所望の形状にエツチングし
て、ゲート酸化膜５ａ，５ｂゲート電極６ａ，６
ｂを形成（ステツプ、）するものである。そ
の後は、従来で示したものと同様にCVD酸化膜
７、コンタクトホール８、アルミニウム層９を形
成（ステツプ、、XI）して、第６図ないし第
８図に示すようなROMを得るものである。
造方法について第９図に従い説明する。まず半導
体基板１上にフイールド酸化膜２を形成（ステツ
プ）した後、Vthを決定するためにＰ型不純物
を注入（ステツプ）し、その後更にＮ型不純物
を選択的に注入して、第１、第２ドレイン領域３
ａ，３ｂ及び第１、第２ソース領域４ａ，４ｂを
形成（ステツプ）する。次に700〓程度の酸化
膜を半導体基板１一主面上全面に積層して第１、
第２フローテイングゲート酸化膜１２ａ，１２ｂ
を形成（ステツプ）する。この様に形成された
状態のものをユーザからの注文が有るまでストツ
クしておくものである。なお、半導体基板１の一
主面は700〓の酸化膜にて覆われているため、半
導体基板１の一主面及び第１、第２ソース領域４
ａ，４ｂ並びに第１、第２ドレイン領域３ａ，３
ｂは保護されているものである。そして、ユーザ
から所望の記憶情報を有したMask−ROMの注
文を受けると、その記憶情報に応じてマスクを用
いて非導通にすべきメモリセル部分における第１
ソース領域４ａ上のフローテイングゲート酸化膜
１２ａにコンタクトホール１３を形成（ステツプ
）し、その後第１ポリシリコン層を全面に形成
（ステツプ）する。このとき、この第１ポリシ
リコンはコンタクトホール１３を埋める形で、半
導体基板１に達するものである。この第１ポリシ
リコン層をエツチングして、第１及び第２のフロ
ーテイングゲート電極１１ａ，１１ｂを形成する
ものである。その後酸化膜、次に第２ポリシリコ
ンを積層し、それらを所望の形状にエツチングし
て、ゲート酸化膜５ａ，５ｂゲート電極６ａ，６
ｂを形成（ステツプ、）するものである。そ
の後は、従来で示したものと同様にCVD酸化膜
７、コンタクトホール８、アルミニウム層９を形
成（ステツプ、、XI）して、第６図ないし第
８図に示すようなROMを得るものである。
なお、上記した以上の様な構造のMask−
ROMに於ては、導通メモリセルに第２フローテ
イングゲート電極１１ｂを設けてあるため非導通
メモリセルと、導通メモリセルのゲート電極６
ａ，６ｂの高さが同じであるため、メモリセルを
複数配設してもゲート電極６ａ，６ｂを一部とな
すワード線が断線する恐れが少なくなるものであ
るが、特に導通メモリセルにおいては第２フロー
テイングゲート電極１１ｂを設ける必要がないも
のである。
ROMに於ては、導通メモリセルに第２フローテ
イングゲート電極１１ｂを設けてあるため非導通
メモリセルと、導通メモリセルのゲート電極６
ａ，６ｂの高さが同じであるため、メモリセルを
複数配設してもゲート電極６ａ，６ｂを一部とな
すワード線が断線する恐れが少なくなるものであ
るが、特に導通メモリセルにおいては第２フロー
テイングゲート電極１１ｂを設ける必要がないも
のである。
この場合においては、第９図におけるステツプ
において、非導通メモリセル部分における第１
フローテイングゲート電極１１ａのみを残してエ
ツチング除去すれば良いものである。そして、こ
のものにおいては、導通メモリセルのスレシユホ
ールド電圧は低くなるものである。
において、非導通メモリセル部分における第１
フローテイングゲート電極１１ａのみを残してエ
ツチング除去すれば良いものである。そして、こ
のものにおいては、導通メモリセルのスレシユホ
ールド電圧は低くなるものである。
この発明は以上説明したように、MOS構造か
らなる導通メモリセルと非導通メモリセルとを有
したMask−ROMにおいて、非導通メモリセル
を一部がソース領域に接続された第１フローテイ
ングゲート電極を、半導体基板におけるソース領
域とドレイン領域との間の一主面と第１ゲート電
極との間に半導体基板一主面及び第１ゲート電極
と絶縁されて設けられたものとしたので、容易に
かつ信頼性良く導通メモリセル、非導通メモリセ
ルを形成でき、かつ記憶情報書き込み工程及びそ
れ以後の工程が少なくなるため納期を短縮できる
結果種類の記憶情報を有した注文に対しても即や
かに対応できるという効果がある。
らなる導通メモリセルと非導通メモリセルとを有
したMask−ROMにおいて、非導通メモリセル
を一部がソース領域に接続された第１フローテイ
ングゲート電極を、半導体基板におけるソース領
域とドレイン領域との間の一主面と第１ゲート電
極との間に半導体基板一主面及び第１ゲート電極
と絶縁されて設けられたものとしたので、容易に
かつ信頼性良く導通メモリセル、非導通メモリセ
ルを形成でき、かつ記憶情報書き込み工程及びそ
れ以後の工程が少なくなるため納期を短縮できる
結果種類の記憶情報を有した注文に対しても即や
かに対応できるという効果がある。
第１図はMask−ROMのメモリ部分の概略構
成図、第２図ないし第５図は従来のMask−
ROMを示し、第２図ａは非導通メモリセルのパ
ターン配置図、第２図ｂは第２図ａの−断面
図、第３図ａは導通メモリセルのパターン配置
図、第３図ｂは第３図ａの−断面図、第４図
は第２図及び第３図のメモリセルを複数個配設し
たパターン配置図、第５図は製造工程を示す流れ
図、第６図ないし第９図はこの発明の一実施例を
示し、第６図ａは導通メモリセルのパターン配置
図、第６図ｂは第６図ａの−断面図、第７図
ａは非導通メモリセルのパターン配置図、第７図
ｂは第７図ａの−断面図、第８図は第６図及
び第７図のメモリセルを複数個配設したパターン
配置図、第９図は製造工程を示す流れ図である。 図において、１は半導体基板、３ａ，３ｂは
各々第１、第２ドレイン領域、４ａ，４ｂは各々
第１、第２ソース領域、５ａ，５ｂは各々第１、
第２ゲート酸化膜、６ａ，６ｂは各々第１、第２
ゲート電極、１１ａ，１１ｂは各々第１、第２フ
ローテイングゲート電極、１２ａ，１２ｂは各々
第１、第２フローテイングゲート酸化膜である。
なお、各図中同一符号は同一または相当部分を示
すものである。
成図、第２図ないし第５図は従来のMask−
ROMを示し、第２図ａは非導通メモリセルのパ
ターン配置図、第２図ｂは第２図ａの−断面
図、第３図ａは導通メモリセルのパターン配置
図、第３図ｂは第３図ａの−断面図、第４図
は第２図及び第３図のメモリセルを複数個配設し
たパターン配置図、第５図は製造工程を示す流れ
図、第６図ないし第９図はこの発明の一実施例を
示し、第６図ａは導通メモリセルのパターン配置
図、第６図ｂは第６図ａの−断面図、第７図
ａは非導通メモリセルのパターン配置図、第７図
ｂは第７図ａの−断面図、第８図は第６図及
び第７図のメモリセルを複数個配設したパターン
配置図、第９図は製造工程を示す流れ図である。 図において、１は半導体基板、３ａ，３ｂは
各々第１、第２ドレイン領域、４ａ，４ｂは各々
第１、第２ソース領域、５ａ，５ｂは各々第１、
第２ゲート酸化膜、６ａ，６ｂは各々第１、第２
ゲート電極、１１ａ，１１ｂは各々第１、第２フ
ローテイングゲート電極、１２ａ，１２ｂは各々
第１、第２フローテイングゲート酸化膜である。
なお、各図中同一符号は同一または相当部分を示
すものである。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板の一主面に互いに離隔
して設けられた第２導電型の第１ソース領域及び
第１ドレイン領域と、上記第１ソース領域と第１
ドレイン領域との間の上記半導体基板一主面上に
第１フローテイングゲート酸化膜を介して設けら
れ、一部が上記ソース領域に接続された第１フロ
ーテイングゲート電極と、上記第１フローテイン
グゲート電極上の上記ソース領域とドレイン領域
との間に薄い第１ゲート酸化膜を介して設けられ
た第１ゲート電極とを有する非導通メモリセル、
上記半導体基板の一主面に互いに離隔して設けら
れた第２導電型の第２ソース領域及び第２ドレイ
ン領域と、上記第２ソース領域と第２ドレイン領
域との間の上記半導体基板一主面上に薄い第２ゲ
ート酸化膜を介して設けられた第２ゲート電極と
を有する導通メモリセルを備えたことを特徴とす
る読み出し専用半導体記憶装置。 ２ 導通メモリセル及び非導通メモリセルは列方
向に配設されたメモリセルを構成し、かつ導通メ
モリセル及び非導通メモリセルのドレイン領域そ
れぞれは同一行に位置されかつ隣接して配置され
た一方のメモリセルのドレイン領域を兼ねたもの
であることを特徴とする特許請求の範囲第１項記
載の読み出し専用半導体記憶装置。 ３ 導通メモリセル及び非導通メモリセルのソー
ス領域は列方向に直線状に形成された第２導電型
の拡散領域の一部からなり、かつ接地されている
ことを特徴とする特許請求の範囲第１項又は第２
項記載の読み出し専用半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183064A JPS6161471A (ja) | 1984-08-31 | 1984-08-31 | 読み出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183064A JPS6161471A (ja) | 1984-08-31 | 1984-08-31 | 読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161471A JPS6161471A (ja) | 1986-03-29 |
| JPH047108B2 true JPH047108B2 (ja) | 1992-02-07 |
Family
ID=16129113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183064A Granted JPS6161471A (ja) | 1984-08-31 | 1984-08-31 | 読み出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161471A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323383B1 (ko) * | 1999-12-29 | 2002-02-19 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
-
1984
- 1984-08-31 JP JP59183064A patent/JPS6161471A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6161471A (ja) | 1986-03-29 |
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