JPS6162146A - プログラムの性能測定方式 - Google Patents

プログラムの性能測定方式

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Publication number
JPS6162146A
JPS6162146A JP59184785A JP18478584A JPS6162146A JP S6162146 A JPS6162146 A JP S6162146A JP 59184785 A JP59184785 A JP 59184785A JP 18478584 A JP18478584 A JP 18478584A JP S6162146 A JPS6162146 A JP S6162146A
Authority
JP
Japan
Prior art keywords
program
storage
instructions
instruction
storage device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59184785A
Other languages
English (en)
Inventor
Kenji Nishigawara
西川原 賢二
Toshihiro Kai
甲斐 俊洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
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Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP59184785A priority Critical patent/JPS6162146A/ja
Publication of JPS6162146A publication Critical patent/JPS6162146A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/30Monitoring
    • G06F11/34Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Exchange Systems With Centralized Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、蓄積プログラム制御電子交換機や電子計算機
等の記憶装置と記憶装置ζ二格納されたプログラムを解
釈実行する論理装置から構成される蓄積プログラム制御
装置、において、論理装置で実行されるプログラムの性
能を定量的(:評価するために、プログラムの走行履歴
と、当該蓄積プログラム制御装置が処理した総命令数、
命令種別毎の命令数、記憶装置の特定記憶領域へのアク
セス回数とその全アクセス回数に対する割合等の情報を
得るための性能測定方式に関するものである。
〔従来の技術〕
従来、この種の性能測定方式は、専用の装置を設けて、
情報を部分的に抽出はするが、その大部分は、プログラ
ムリストから人手により集計して行っていた。このため
、データの収集から必要な情報を得るまで時間がかかる
欠点があった。
〔発明が解決しようとする問題点〕
本発明は、これらの欠点を除去するため、評価対象のプ
ログラムの走行履歴の収集と、実行したプログラム命令
数等の定量的な評価用情報の抽出、計数、出力を行い、
プログラム性能測定の効率化、経済化をはかることt目
的とする。
〔問題点を解決するための手段〕
本発明は、記憶装置と記憶装置に格納されたプログラム
を解釈実行する論理装置から構成される蓄積プログラム
制御装置に、蓄積プログラム制御装置が実行した総命令
数の計数、実行した命令の命令コード種別の計数、記憶
装置の特定記憶領域へのアクセス数の計数を行いカウン
タに記憶させ、かつ蓄積プログラムの走行履歴情報の記
憶を行うとともに、カウンタ(ニ一定時眼内:二記憶し
た蓄積プログラム制御装置が処理した総命令数、命令コ
ード種別毎の命令数および記憶装置の特定記憶領域への
アクセス回数を集計した情報と蓄積グログラムの走行履
歴の記憶情報との組合せから蓄積プログラム制御装置の
特定処理に要するプログラム性能を算出して出力する機
構を付加したものである。
〔作用〕
本発明は、蓄積プログラム制御装置が、−命令づつ実行
する過程で有意なデータを自動的に抽出し、計算、編集
、出力することにより、原始データから有意な情報を取
出す従来の人手による作業を不要とする。以下図により
詳細に説明する。
〔実施例〕
第1図は、本発明に係るプログラムの性能測定方式の実
施例であって要部の簡略構成を示したブロック図である
。図中1は、記憶装置である。図中2は、記憶装置(:
格納されたプログラムを解釈実行する論理装置である。
図中3は、実行した総命令数の計数、実行した命令の命
令コード別の計数、記憶装置の特定記憶領域へのアクセ
ス数の計数、及び、プログラムの走行履歴と、当該蓄積
プログラム側部装置が処理した総命令数、命令コード種
別毎の命令数、記憶装置の特定記憶領域へのアクセス回
数とその全アクセス回数に対する割合等の情報を得るた
めの編集、出力を行う付加8J溝である。図中4は、制
御装置が処理した命令数、命令コード種別毎の命令数、
記憶装置の特定記憶領域へのアクセス回数を記憶するカ
ヮンタである。図中5は、出力用装置である。
これを動作する1:は、第1図の構成で記憶装置に格納
した評価対象のプログラムを論理装置により順次解釈実
行する。命令が1つづつ実行される毎f:、図中3の付
加機構により実行した命令数の計数、実行命令の命令コ
ード別の計数、記憶装置の特定記憶領域へのアクセス回
数の計数を図中4のカウンタC二記憶する。図中3の付
加機構は、一定時限のプログラムの走行履歴と、実行命
令数等プログラム性能評価に必要な各種情報から、演算
、編集し、所要情報を図中5の出力用装置を介して出力
する。第1図は、説明、及び、理解の容易性のため各機
構を物理的に分離して示したが、本発明の機構は、蓄積
プログラム制御装置にその蓄積プログラムの一部として
内蔵する構成とすることもできる。
第2図は1本発明に係るプログラムの性能測定方式の別
の実施例であって、図中3の付加機構と図中4のカウン
タな1図中1の記憶装置内C;組込んだ例である。
第3図に本発明による動作のフローチャートを示す。
本発明は上に述べた構成C二より、その効果として、プ
ログラムの必要な情報のみを実時間的に取出すことがで
きる。
〔発明の効果〕
以上説明したように、本発明は蓄積プログラム制御装置
が、1命令づつ実行する過程−で有意なデータを自動的
に抽出し、計算、編集、出力するので、原始データから
有意な情報を取出すために、従来は人手で行っていた作
業が不要C:なる。
【図面の簡単な説明】
第1図は、本発明に係るプログラムの性能測定方式の実
施例であって要部の血路構成を示すブロック図、第2図
は、本発明に係るプログラムの性能測定方式の別の実施
例、第3図は本発明の動作を示すフローチャートである
。 1・・・記憶装置、2・・・記憶装置に格納されたプロ
グラムを解釈実行する論理装置、5・・・実行した総命
令数、実行した命令数の命令コード種別毎の計数、記憶
装置の特定記憶領域へのアクセス回数の計数を行う付加
機構、4・・・制御装置が処理した命令数、命令コード
種別毎の命令数、、記憶装置の特定記憶領域へのアクセ
ス回数を記憶するカウンタ、5・・・出力用装置4P1
・・・測定外のプログラム、P2・・・被測定プログラ
ム、P3・・・ナボートプログラム特許出願人  日本
電信電話公社 代理人 弁理士 玉蟲久五部(外2名)第1図 第2図

Claims (1)

    【特許請求の範囲】
  1. 記憶装置と該記憶装置に格納されたプログラムを解釈実
    行する論理装置から構成される蓄積プログラム制御装置
    において、該蓄積プログラム制御装置が処理した総命令
    数、命令コード種別毎の命令数および該記憶装置の特定
    記憶領域へのアクセス回数を記憶するカウンタと、該蓄
    積プログラム制御装置が実行した総命令数の計数、該実
    行した命令の命令コード種別の計数、該記憶装置の特定
    記憶領域へのアクセス数の計数を行い該カウンタに記憶
    させ、かつ該蓄積プログラムの走行履歴情報の記憶を行
    うとともに、該カウンタに一定時限内に記憶した該蓄積
    プログラム制御装置が処理した総命令数、命令コード種
    別毎の命令数、該記憶装置の特定記憶領域へのアクセス
    回数を集計し、該集計情報と該蓄積プログラムの走行履
    歴の記憶情報との組合せにより該蓄積プログラム制御装
    置の特定処理に要するプログラム性能を算出する付加機
    構と、該算出した結果を出力する出力用装置とを備えて
    なるプログラムの性能測定方式。
JP59184785A 1984-09-04 1984-09-04 プログラムの性能測定方式 Pending JPS6162146A (ja)

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JP59184785A JPS6162146A (ja) 1984-09-04 1984-09-04 プログラムの性能測定方式

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JP59184785A JPS6162146A (ja) 1984-09-04 1984-09-04 プログラムの性能測定方式

Publications (1)

Publication Number Publication Date
JPS6162146A true JPS6162146A (ja) 1986-03-31

Family

ID=16159245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59184785A Pending JPS6162146A (ja) 1984-09-04 1984-09-04 プログラムの性能測定方式

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JP (1) JPS6162146A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02126345A (ja) * 1988-11-07 1990-05-15 Nec Corp 情報処理装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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