JPS6162980A - 画像メモリ周辺ｌｓｉ - Google Patents
画像メモリ周辺ｌｓｉInfo
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- JPS6162980A JPS6162980A JP59184658A JP18465884A JPS6162980A JP S6162980 A JPS6162980 A JP S6162980A JP 59184658 A JP59184658 A JP 59184658A JP 18465884 A JP18465884 A JP 18465884A JP S6162980 A JPS6162980 A JP S6162980A
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、画像９図形処理システムを構築するためのＬ
ＳＩに係り、特に標準的なダイナミック形ランダムアク
セスメモリを用いるに好適な、画像メモリ周辺ＬＳＩに
関する。
ＳＩに係り、特に標準的なダイナミック形ランダムアク
セスメモリを用いるに好適な、画像メモリ周辺ＬＳＩに
関する。
画像２図形処理システムでは、画像メモリの大容量化に
対処するため、高集積化が進んでいるダイナミック形ラ
ンダムアクセスメモリ（ＤＲＡＭ）を用いることが多い
。この画像メモリに要求される主たる事項として、 ■ 画像モニタに表示するだめの読出し■ 画像プロセ
ッサや図形プロセッサ等のプロセッサからのアクセス（
読出し／書込み）が挙げられる。
対処するため、高集積化が進んでいるダイナミック形ラ
ンダムアクセスメモリ（ＤＲＡＭ）を用いることが多い
。この画像メモリに要求される主たる事項として、 ■ 画像モニタに表示するだめの読出し■ 画像プロセ
ッサや図形プロセッサ等のプロセッサからのアクセス（
読出し／書込み）が挙げられる。
通常のＤ １１．ＡＭの動作速度が約３メガ画素／秒で
あることから、画像モニタへの表示速度（６〜１００メ
ガ画素／秒）に対処するため、画素データを記憶するＤ
ＲＡＭを並列動作させる必要がある。この並列動作を実
行するには、画像メモリのＤＲＡＭ以外に多くの周辺回
路が必要であった。
あることから、画像モニタへの表示速度（６〜１００メ
ガ画素／秒）に対処するため、画素データを記憶するＤ
ＲＡＭを並列動作させる必要がある。この並列動作を実
行するには、画像メモリのＤＲＡＭ以外に多くの周辺回
路が必要であった。
この画像メモリ周辺回路のＬＳＩとして、並列動作する
複数画素のうち１つを選択して外部プロセッサに読出し
たり、書込んだりできるグラフィック用ＬＳＩが、Ｅ
１ｅｃｔｒｏｎｉｃｓ ／ Ａｐｒｉｌ １９（１９
８４）のｐｐ１６６〜１６８のＣｏｌｏｒ−ｇｒａｐｈ
ｉｃｓ ｃｏｎｔｒｏｌｌｅｒ ｃｈｉｐ ｓｅ
ｔ ｒｅｄｕｃｅｓｐａｒｔ ｃｏｕｎｔ、 １
ｎｃｏｒｐｏｒａｔｅｓ ｍｉｃｒｏｃｏｍｐｕｔｅ
ｒ”と題する記事に述べられている。本記事は、米国Ｎ
ＣＲ社のグラフィックス用ＬＳＩ （ＮＣＲ７３００，
７３０１）について述べたものである。
複数画素のうち１つを選択して外部プロセッサに読出し
たり、書込んだりできるグラフィック用ＬＳＩが、Ｅ
１ｅｃｔｒｏｎｉｃｓ ／ Ａｐｒｉｌ １９（１９
８４）のｐｐ１６６〜１６８のＣｏｌｏｒ−ｇｒａｐｈ
ｉｃｓ ｃｏｎｔｒｏｌｌｅｒ ｃｈｉｐ ｓｅ
ｔ ｒｅｄｕｃｅｓｐａｒｔ ｃｏｕｎｔ、 １
ｎｃｏｒｐｏｒａｔｅｓ ｍｉｃｒｏｃｏｍｐｕｔｅ
ｒ”と題する記事に述べられている。本記事は、米国Ｎ
ＣＲ社のグラフィックス用ＬＳＩ （ＮＣＲ７３００，
７３０１）について述べたものである。
従来、上述の画像メモリ周辺ＬＳＩには、次の機能が含
まれていなかった。
まれていなかった。
（１） ＤＲＡＭの性能を引出すためのニブル又はペ
ージモードのアクセス （２）表示中の画素の濃度変換９画像間演算、コンポリ
ューショｙ等の処理を行った後、再び表示と同じ速度で
画像メモリに書込む処理、若しくはテレビカメラからの
画像データを画像メモリに書込む処理（フィードバック
処理） （３）画像メモリの既存の画像情報と、新しく書込む情
報との論理演算、算術演算等の処理（モディファイ書込
み） （４）高速な処理のための並列画素書込み処理（ブロッ
ク書込み）、但し、（８）と同時に実行可能であること
が望ましい。
ージモードのアクセス （２）表示中の画素の濃度変換９画像間演算、コンポリ
ューショｙ等の処理を行った後、再び表示と同じ速度で
画像メモリに書込む処理、若しくはテレビカメラからの
画像データを画像メモリに書込む処理（フィードバック
処理） （３）画像メモリの既存の画像情報と、新しく書込む情
報との論理演算、算術演算等の処理（モディファイ書込
み） （４）高速な処理のための並列画素書込み処理（ブロッ
ク書込み）、但し、（８）と同時に実行可能であること
が望ましい。
（５） フィードバック処理や画像の移動処理におい
て、並列動作のメモリの区切りに依存しない１画素単位
の任意領域処理 （６）画像表示における横方向のスムーススクロール処
理 〔発明の目的〕 本発明の目的は、標準的なりＲＡＭと組合せて前記（１
）〜（６）の高性能、高機能な画像メモリを構成するこ
とが可能な画像メモリ周辺ＬＳＩを提供することにある
。
て、並列動作のメモリの区切りに依存しない１画素単位
の任意領域処理 （６）画像表示における横方向のスムーススクロール処
理 〔発明の目的〕 本発明の目的は、標準的なりＲＡＭと組合せて前記（１
）〜（６）の高性能、高機能な画像メモリを構成するこ
とが可能な画像メモリ周辺ＬＳＩを提供することにある
。
本発明に係る画像メモリ周辺ＬＳＩは、ｎ画素並列アク
セス可能なＩ）ＲＡＭのページ又はニブルモードを支援
し、ｎｘｍ画素（ｍｉページ又は二プルの繰返し数）を
同時に処理可能なデータ処理（ブロック書込み）を行う
と共に、読出し書込み画像に対するシフト機能を設け、
任意領域に対するフィードバック処理、コピー処理を可
能とし、これら処理機能をＬＳＩ内部の制御レジスタに
設定することでプログラマブル切換可能としたことに特
徴かめる。
セス可能なＩ）ＲＡＭのページ又はニブルモードを支援
し、ｎｘｍ画素（ｍｉページ又は二プルの繰返し数）を
同時に処理可能なデータ処理（ブロック書込み）を行う
と共に、読出し書込み画像に対するシフト機能を設け、
任意領域に対するフィードバック処理、コピー処理を可
能とし、これら処理機能をＬＳＩ内部の制御レジスタに
設定することでプログラマブル切換可能としたことに特
徴かめる。
１、 システム概要
以下、本発明の一実施例を第１図により説明する。
本実施例の画像９図形システム１は、画像処理。
図形処理を行う画像プロセッサ２、画像メモリ３、画像
モニタ７から構成される。
モニタ７から構成される。
本実施例では、１画素当シ４ビットの情報量を持ち、か
つ、４画素並列にアクセス可能なＲＡＭ４−〇〜ＲＡＭ
４−３及び、その周辺ＬＳＩ６からなる画像メモリ３に
ついて述べる。
つ、４画素並列にアクセス可能なＲＡＭ４−〇〜ＲＡＭ
４−３及び、その周辺ＬＳＩ６からなる画像メモリ３に
ついて述べる。
画像プロセッサ２は、画像メモリ３に対し、直線９円９
文字等の図形描画処理や、画像の移動。
文字等の図形描画処理や、画像の移動。
回転、拡大、平滑化９輪郭強調、ＦＦＴ等の画像処理を
行う。そして画像メモリ３に対して読出し／書込みがで
きればマイクロコンピュータで構成してもよいし、より
高速性能が要求される々らば特殊構成のプロセッサとす
ることも可能である。
行う。そして画像メモリ３に対して読出し／書込みがで
きればマイクロコンピュータで構成してもよいし、より
高速性能が要求される々らば特殊構成のプロセッサとす
ることも可能である。
本実施例では画像プロセッサ２の詳細については省略す
る。
る。
画像メモリ３は、ＤＲＡＭ４とその周辺ＬＳＩ６とから
構成される。周辺ＬＳＴ６を以降ラスタメモリアダプタ
（［（ＭＡ ）と呼ぶことにする。
構成される。周辺ＬＳＴ６を以降ラスタメモリアダプタ
（［（ＭＡ ）と呼ぶことにする。
２、 周辺ＬＳＩ６（ＲＭＡ）
Ｒ，ＭＡ！６は、４画素×４ビット／画素のＲＡＭをサ
ポートするもので、表１の信号線一覧に示す４５本の信
号線から々る４８ピンＬＳＩである。
ポートするもので、表１の信号線一覧に示す４５本の信
号線から々る４８ピンＬＳＩである。
ＲＭλ６は、制御部４０、読出データ処理部５０、書込
データ処理部６０、フィードバックデータ処理部７０、
表示データ処理部８０及び外部入出力用のレシーバ３１
、ドライバ３２から構成される。
データ処理部６０、フィードバックデータ処理部７０、
表示データ処理部８０及び外部入出力用のレシーバ３１
、ドライバ３２から構成される。
制御部４０から他のデータ処理部５０〜８０及びドライ
バ３２に対し制御信号が出力されるが、第１図ではこれ
を省略している。
バ３２に対し制御信号が出力されるが、第１図ではこれ
を省略している。
Ｂ、ＭＡ６の内部にはＤＲＡＭ４からの読出しデータバ
ス３５、ＤＲＡＭ４への書込みデータバス３６があシ、
それぞれ４画素×４ビットのデータ幅を持つ。
ス３５、ＤＲＡＭ４への書込みデータバス３６があシ、
それぞれ４画素×４ビットのデータ幅を持つ。
画像モニタ７への表示は、次のように実行される。ＤＲ
ＡＭ４から読出された画像データがＭ・ＤＡＴＡ２０、
レシーバ３１、内部データバス３５を介して表示データ
処理部８０に取込まれ、ここで１画素毎にシリアル化さ
れてドライバ３２、表示画像データＤ−ＤＡＴＡ２６を
介して画像モニタ７に送られ表示される。
ＡＭ４から読出された画像データがＭ・ＤＡＴＡ２０、
レシーバ３１、内部データバス３５を介して表示データ
処理部８０に取込まれ、ここで１画素毎にシリアル化さ
れてドライバ３２、表示画像データＤ−ＤＡＴＡ２６を
介して画像モニタ７に送られ表示される。
表 １ 信号線一覧
但し、入／出力はＲＭＡ６から見た場合この表示画像デ
ータＤ−ＤＡＴＡ２６は、画像プロセッサ２中のフィー
ドバック演算部で、濃度変換９画像間演算等の処理が行
われ、再び画像メモリ３に書込むことができる。これは
既述のフィードバック処理であシ、テレビカメラの画像
データ（図示せず）と画像メモリ３の画像データとの演
算を行い、再び画像メモリ３に書込むことができる。こ
の処理はフィードバック画像データが■・ＤＡＴＡ１３
、レシーバ３１を介してフィードバックデータ処理部７
０に取込まれ、ここから内部データバス３６、ドライバ
３２、■・ＤＡＴＡ ２０を介してＤＲＡＭ４に書込ま
れることによυ実行される。
ータＤ−ＤＡＴＡ２６は、画像プロセッサ２中のフィー
ドバック演算部で、濃度変換９画像間演算等の処理が行
われ、再び画像メモリ３に書込むことができる。これは
既述のフィードバック処理であシ、テレビカメラの画像
データ（図示せず）と画像メモリ３の画像データとの演
算を行い、再び画像メモリ３に書込むことができる。こ
の処理はフィードバック画像データが■・ＤＡＴＡ１３
、レシーバ３１を介してフィードバックデータ処理部７
０に取込まれ、ここから内部データバス３６、ドライバ
３２、■・ＤＡＴＡ ２０を介してＤＲＡＭ４に書込ま
れることによυ実行される。
２．１ 画像プロセッサと画像メモリとのＩ１０画像
プロセッサ２から画像メモリ３への読出しは、ＤＲＡＭ
４から読出された画像データが、読出データ処理部５０
にて、４画素のうちの１つを示すＢＡＤＲＩ ８により
選択されて、ドライバ３２、■・ＤＡＴＡ１３を介して
転送されることによシ実行される。
プロセッサ２から画像メモリ３への読出しは、ＤＲＡＭ
４から読出された画像データが、読出データ処理部５０
にて、４画素のうちの１つを示すＢＡＤＲＩ ８により
選択されて、ドライバ３２、■・ＤＡＴＡ１３を介して
転送されることによシ実行される。
画像プロセッサ２からの書込みは、書込み画素データが
■・ＤＡＴＡ１３、レシーバ３１を介して書込データ処
理部６０に取込まれ、これが内部データバス３６、ドラ
イバ３２、Ｍ−ＤＡＴＡ２０を介してｄ−ＲＡＭに書込
まれることによシ実行される。
■・ＤＡＴＡ１３、レシーバ３１を介して書込データ処
理部６０に取込まれ、これが内部データバス３６、ドラ
イバ３２、Ｍ−ＤＡＴＡ２０を介してｄ−ＲＡＭに書込
まれることによシ実行される。
画像メモリ３に対するアクセスは、ＤＲＡＭ４に対する
Ｉ’ＬＡＳ２２、στ１２３、ＷＲＴ２４及びＲＭＡ６
に対するＡＭＯＤ１９によシ決定される。タイミングは
標準のＤＲＡＭと同じであり、ＤＲＡＭ４、ＲＭＡ６を
含めて標準ＤＲＡＭと見做すことができる。
Ｉ’ＬＡＳ２２、στ１２３、ＷＲＴ２４及びＲＭＡ６
に対するＡＭＯＤ１９によシ決定される。タイミングは
標準のＤＲＡＭと同じであり、ＤＲＡＭ４、ＲＭＡ６を
含めて標準ＤＲＡＭと見做すことができる。
標準ＤＲＡＭは、例えば２５６ｋＸｌのＤ ＲＡＭにつ
いてはベージモード動作とニブルモード動作のものがあ
シ、（株）日立製作所からそれぞれＨＭ５０２５６．Ｈ
Ｍ５０２５７が出されており「日立メモリデータブック
」（昭和５８年９月）に所定の記載がある。
いてはベージモード動作とニブルモード動作のものがあ
シ、（株）日立製作所からそれぞれＨＭ５０２５６．Ｈ
Ｍ５０２５７が出されており「日立メモリデータブック
」（昭和５８年９月）に所定の記載がある。
ＤＲＡＭ４は高速なアクセスモードで動作させることが
できる。この結果ＲＭＡ６では第２図のタイミングチャ
ートに示すように、最大４回までのページモードアクセ
スまたはニブルモードアクセスが可能である。但し通常
の１回のアクセス、必要とあれば２回、３回のアクセス
も可能である。
できる。この結果ＲＭＡ６では第２図のタイミングチャ
ートに示すように、最大４回までのページモードアクセ
スまたはニブルモードアクセスが可能である。但し通常
の１回のアクセス、必要とあれば２回、３回のアクセス
も可能である。
書込動作時にはＤＲＡＭ４の並列アクセス可能な４画像
のうち、書込許可信号ＷＥ２５−０〜ＷＥ２５−３によ
り、任意の画素を選択して病込むことができる。これら
はページモード及びニブルモードの書込みでも同様であ
る。
のうち、書込許可信号ＷＥ２５−０〜ＷＥ２５−３によ
り、任意の画素を選択して病込むことができる。これら
はページモード及びニブルモードの書込みでも同様であ
る。
このため第１図のＤＲＡＭ４のＷＲＴ入力前後に、画像
プロセッサ２からのＷＲＴ２４をＷＥ２５−〇〜２５−
３によシ許可するＮＡＮＤゲート５−〇〜５−３がある
。
プロセッサ２からのＷＲＴ２４をＷＥ２５−〇〜２５−
３によシ許可するＮＡＮＤゲート５−〇〜５−３がある
。
またＲＲ４Ａ６（７）データＭ−ＤＡＴＡ２０に対する
ドライバ３２も、このＷＥ２５と同期して出力が許可あ
るいは禁止される。出力が禁止された場合にはドライバ
３２は高抵抗状態（Ｈｉｇｂ Ｉｍｐｅｄ−ａｎｃｅ
、 Ｈｉ −Ｚ ）となる。
ドライバ３２も、このＷＥ２５と同期して出力が許可あ
るいは禁止される。出力が禁止された場合にはドライバ
３２は高抵抗状態（Ｈｉｇｂ Ｉｍｐｅｄ−ａｎｃｅ
、 Ｈｉ −Ｚ ）となる。
画像メモリ３に対するアクセス動作を表２にまとめて示
す。
す。
アクセスモード信号ＡＭＯＤ１９が０”のときに、表示
のだめの読出し及びフィードバック処理のための沓込み
を行うことができる。
のだめの読出し及びフィードバック処理のための沓込み
を行うことができる。
このとき■・ＤＡＴＡ１３はＲＭＡ６から見て常にＩ−
Ｉｉｇｈ 工ｍｐｅｄａｎｃｅ状態にされているため
１画同じ速度でかつ途切れなくフィードバック画像デー
タを■・ＤＡＴＡ１３に出力しＲＭＡ６を介してＤＲＡ
Ｍ４に書込むことができる。
Ｉｉｇｈ 工ｍｐｅｄａｎｃｅ状態にされているため
１画同じ速度でかつ途切れなくフィードバック画像デー
タを■・ＤＡＴＡ１３に出力しＲＭＡ６を介してＤＲＡ
Ｍ４に書込むことができる。
上述の構成はＬＳＩのビン数を削減するための工夫で、
ビン数を増してよければ、フィードく（ツク用書込デー
タ信号ピンを■・ＤＡＴＡ１３と独立に設けておく方が
融通性がある。つまりタイミングさえ許せば、フィード
バック処理中にも画像プロセッサ２から通常の読出し／
を込み動作が可能になる。
ビン数を増してよければ、フィードく（ツク用書込デー
タ信号ピンを■・ＤＡＴＡ１３と独立に設けておく方が
融通性がある。つまりタイミングさえ許せば、フィード
バック処理中にも画像プロセッサ２から通常の読出し／
を込み動作が可能になる。
表２ 画像メモリのアクセスモード
２．２ 読出し／書込み
通常の読出し／書込みはＡＭＯＤ１９が′１”の場合に
可能となる。読出しの場合はＢ Ａ Ｄ Ｒ１８で指令
される画素データが■・ＤＡＴＡ１３から画像プロセッ
サ２に出力される。このとき、制御データＣ−ＤＡＴＡ
１２の値が１”ならばモディファイ用秋出しデータレジ
スタに読出された全ての画素のデータがセットされ、′
２”のときにはコピー用読出しデータレジスタにセット
される。これらは次の費込み動作時に用いられるデータ
である。
可能となる。読出しの場合はＢ Ａ Ｄ Ｒ１８で指令
される画素データが■・ＤＡＴＡ１３から画像プロセッ
サ２に出力される。このとき、制御データＣ−ＤＡＴＡ
１２の値が１”ならばモディファイ用秋出しデータレジ
スタに読出された全ての画素のデータがセットされ、′
２”のときにはコピー用読出しデータレジスタにセット
される。これらは次の費込み動作時に用いられるデータ
である。
誉込みは、ＲＭＡ６内部の制御レジスタＷＭＯＤに従っ
た３通シの動作があシ、各々ベージ、ニブル動作が可能
である。これを第３図（ａ）〜（Ｃ）に示し、次に説明
する。
た３通シの動作があシ、各々ベージ、ニブル動作が可能
である。これを第３図（ａ）〜（Ｃ）に示し、次に説明
する。
（ａ） シングル書込み；工・ＤＡＴＡ１３のデータ
がモディファイされてＢＡＤＲｌ ８で示される画素に
書込まれる。なおモディファイは、Ｉ−ＤＡＴＡ１３の
データと、モディファイ用に予め読出されたデータとが
、ＲＭＡ６内部の制御レジスタＭＦＵＮに従って演算さ
れることである。
がモディファイされてＢＡＤＲｌ ８で示される画素に
書込まれる。なおモディファイは、Ｉ−ＤＡＴＡ１３の
データと、モディファイ用に予め読出されたデータとが
、ＲＭＡ６内部の制御レジスタＭＦＵＮに従って演算さ
れることである。
（１）） ブロック書込み；工・ＤＡＴＡＩ３のデー
タがモディファイされて、４画素全てに書込まれる。
タがモディファイされて、４画素全てに書込まれる。
但しＣ−ＤＡＴＡ１２により誉込む画素を指定できる。
（Ｃ） コピー畳込み；コピーとは画像メモリ３中の
任意の領域の画像を別な領域に移動することを言う。こ
のコピーのために予めＲＭＡ６中に画稼データを読出し
ておき、所定数シフト（第３図（Ｃ）の場合３ビツト）
シて別領域の４画素に書込む。このとき書込データのモ
ディファイが可能であシ、またＣ−ＤＡＴＡ１２による
書込み制御も行うことができる。
任意の領域の画像を別な領域に移動することを言う。こ
のコピーのために予めＲＭＡ６中に画稼データを読出し
ておき、所定数シフト（第３図（Ｃ）の場合３ビツト）
シて別領域の４画素に書込む。このとき書込データのモ
ディファイが可能であシ、またＣ−ＤＡＴＡ１２による
書込み制御も行うことができる。
上述のブロック書込み、コピー書込みと更に、ＤＲＡＭ
４のページ、ニブルモード動作を組合せることによシ画
像メモリ３の性能を最大限に引き出すことができる。
４のページ、ニブルモード動作を組合せることによシ画
像メモリ３の性能を最大限に引き出すことができる。
２．３ レジスタ群
ＲＭＡ６は、表３に示す各々４ビツトの制御レジスタ群
を有する。これらレジスタは画像プロセッサ２からのＣ
−ＤＡＴＡＩ２により設定される。
を有する。これらレジスタは画像プロセッサ２からのＣ
−ＤＡＴＡＩ２により設定される。
設定手順は、Ｒ８ＩＤ５Ｉ １が６０”のときの「１丁
１０でレジスタ番号がＣ−ＤＲＡＭＩ２によシ指定され
、Ｒ８ＩＤ５１１が′１″のときの１丁ＢＩＯでＣ−Ｄ
ＡＴＡ１２のデータが指定の制御レジスタに設定される
。また）ｌｓＥ’ｌ”２０信号によシ、これらの制御レ
ジスタの内容はイニシャライズされる。
１０でレジスタ番号がＣ−ＤＲＡＭＩ２によシ指定され
、Ｒ８ＩＤ５１１が′１″のときの１丁ＢＩＯでＣ−Ｄ
ＡＴＡ１２のデータが指定の制御レジスタに設定される
。また）ｌｓＥ’ｌ”２０信号によシ、これらの制御レ
ジスタの内容はイニシャライズされる。
表 ３ 制御レジスタ一覧
ｌワワ＼
ＷＭＯＤレジスタは画像メモリ３曹込時の動作モードを
指定するレジスタで、前述の （ａ） シングル書込み （ｂ） ブロック書込み （Ｃ） コピー書込み のいずれかを指定する。
指定するレジスタで、前述の （ａ） シングル書込み （ｂ） ブロック書込み （Ｃ） コピー書込み のいずれかを指定する。
ＭＦＵＮレジスタは、画像メモリ３誉込時のモディファ
イファンクションを指定するもので、（ａ） ダイレ
クト書込み（モディファイなし）（ｂ）ＡＮＤ、ＯＲ，
ＸＯＲ，ＸＮＯＲ，Ｎ０Ｔ（反転）等の論理演算 （Ｃ） 加算、最大／最小等の算術演算のいずれかを
指定する。
イファンクションを指定するもので、（ａ） ダイレ
クト書込み（モディファイなし）（ｂ）ＡＮＤ、ＯＲ，
ＸＯＲ，ＸＮＯＲ，Ｎ０Ｔ（反転）等の論理演算 （Ｃ） 加算、最大／最小等の算術演算のいずれかを
指定する。
ＣＮ／Ｄ Ｎレジスタは、コピー動作時及び表示動作時
のアクセスモードを指定するものでそれぞれ独立に１〜
４まで設定できる。１の場合は通常のアクセスで、もし
ＲＡＭにスタティック形を用いる場合はこの値を設定す
る必要がある。２〜４の場合は、ＤＲＡＭのページ又は
ニブルモード時のアクセスで、１アクセス内での繰返し
サイクルを指定する。
のアクセスモードを指定するものでそれぞれ独立に１〜
４まで設定できる。１の場合は通常のアクセスで、もし
ＲＡＭにスタティック形を用いる場合はこの値を設定す
る必要がある。２〜４の場合は、ＤＲＡＭのページ又は
ニブルモード時のアクセスで、１アクセス内での繰返し
サイクルを指定する。
ＣＮＺＤＮ値は、コピー処理時のバレルシフト時、表示
処理時のバレルシフト時に必要となるものである。これ
は、第２図の「τＳ ２２ 、 ＣＡＳ２３信号によシ
自動的に検出し制御することができるが、本実施例では
簡略化して外部から設定するようにした。
処理時のバレルシフト時に必要となるものである。これ
は、第２図の「τＳ ２２ 、 ＣＡＳ２３信号によシ
自動的に検出し制御することができるが、本実施例では
簡略化して外部から設定するようにした。
ＤＳＦＴ、ＶＳＦＴ、ＦＳＦＴ、Ｃ３ＦＴ Ｌ／レジス
タ、それぞれ表示処理、フィードバックデータ入力処理
、フィードバック干書込処理、コピー処理時のシフト段
数を指定するもので、これらについては、以降のデータ
処理部の図にて説明する。
タ、それぞれ表示処理、フィードバックデータ入力処理
、フィードバック干書込処理、コピー処理時のシフト段
数を指定するもので、これらについては、以降のデータ
処理部の図にて説明する。
２．４ 制御部４０
ＲＭＡ６の制御部４０は、第４図に示すようにアクセス
状態制御回路４１、書込許可信号セレクり４３、制御レ
ジスタ群４８及びその他の制御回路４２．４４〜４７に
よシ構成される。
状態制御回路４１、書込許可信号セレクり４３、制御レ
ジスタ群４８及びその他の制御回路４２．４４〜４７に
よシ構成される。
ます制御レジスタ群４８への設定について睨明する。１
丁１１０とＲ８／ＤＳＩＩ信号とを受けた制御回路４６
が、Ｃ−ＤＡＴＡＩ２の４ビツトのデータをレジスタ番
号レジスタ４７にセットするか、レジスタ番号レジスタ
４７で指定される制御レジスタ群４８の１つにセットす
るかが制御される。この結果、前述したようにＲ８／Ｄ
Ｓが７０”のときはレジスタ番号レジスタ４７に、′１
”のときは制御レジスタ群４８にセットされることにな
る。レジスタ群４８の情報はそれぞれ必要な部分に送ら
れる。
丁１１０とＲ８／ＤＳＩＩ信号とを受けた制御回路４６
が、Ｃ−ＤＡＴＡＩ２の４ビツトのデータをレジスタ番
号レジスタ４７にセットするか、レジスタ番号レジスタ
４７で指定される制御レジスタ群４８の１つにセットす
るかが制御される。この結果、前述したようにＲ８／Ｄ
Ｓが７０”のときはレジスタ番号レジスタ４７に、′１
”のときは制御レジスタ群４８にセットされることにな
る。レジスタ群４８の情報はそれぞれ必要な部分に送ら
れる。
書込許可信号ＷＢ２５−０〜３の制御は次のように実行
される。ＡＭＯＤＩ ９．ＷＭＯＤＩ ＯＯを制御回路
４５で判定し、セレクタ４３から次のようにＷＥ２５−
０〜３信号を出力する。
される。ＡＭＯＤＩ ９．ＷＭＯＤＩ ＯＯを制御回路
４５で判定し、セレクタ４３から次のようにＷＥ２５−
０〜３信号を出力する。
（ａ） ＡＭＯＤ＝０のときはフィードバック書込み
でアシ、この場合は、フィードバックデータ処理部７０
から出力されるフィードバックデータ書込許可信号（デ
ータバス３６中に含まれる）が選択される。
でアシ、この場合は、フィードバックデータ処理部７０
から出力されるフィードバックデータ書込許可信号（デ
ータバス３６中に含まれる）が選択される。
（ｂ）ＡＭＯＤ＝１．ＷＭＯＤ＝０のときは、画像プロ
セッサ２からのシングルアクセスであわ、この場合には
、ＢＡＤＲ１８がデコーダ４２でデコードされて１画素
のみ許可されたデータが選択される。
セッサ２からのシングルアクセスであわ、この場合には
、ＢＡＤＲ１８がデコーダ４２でデコードされて１画素
のみ許可されたデータが選択される。
（Ｃ） ＡＭＯＤ＝１．ＷＭＯＤ＝１．２のときは、
ブロック書込み、コピー書込でアシ、この場合には、Ｃ
−ＤＡＴＡ１２の内容が選択される。従って、画像プロ
セッサ２からどの画素に書込むかを任意に指定できる。
ブロック書込み、コピー書込でアシ、この場合には、Ｃ
−ＤＡＴＡ１２の内容が選択される。従って、画像プロ
セッサ２からどの画素に書込むかを任意に指定できる。
ページ、ニブルモードアクセス時には、第２図のタイム
チャートに従ってＣ−ＤＡＴＡ１２を制御すればよい。
チャートに従ってＣ−ＤＡＴＡ１２を制御すればよい。
また、ＤＲＡＭ４−０〜３とＭＲＡ６とのデータバスＭ
−ＤＡＴＡ２０−０〜３制御のため、ＭＲＡ６からはＮ
ＡＮＤゲー）４４−０〜３を介してドライバ３２をＷＲ
Ｔ時にＷＥ２５−０〜３がＯＮ時にのみデータを出力し
、それ以外はＨｔ−２状態にするよう制御される。
−ＤＡＴＡ２０−０〜３制御のため、ＭＲＡ６からはＮ
ＡＮＤゲー）４４−０〜３を介してドライバ３２をＷＲ
Ｔ時にＷＥ２５−０〜３がＯＮ時にのみデータを出力し
、それ以外はＨｔ−２状態にするよう制御される。
【３８）
またその他の制御のために、ＡＭＯＤ１９゜１（、ＡＳ
２２．ＣＡＳ２３．ＷＲＴ２４゜Ｃ−ＤＡＴＡ１２によ
シアクセス制御回路４１が次の信号を出力する。
２２．ＣＡＳ２３．ＷＲＴ２４゜Ｃ−ＤＡＴＡ１２によ
シアクセス制御回路４１が次の信号を出力する。
■ ＭＲ８ＴＢ９０−ＡＭＯＤ１９が１”、ＷＲＴ２４
が０”、Ｃ−ＤＡＴＡ１２が１″のときのσＡＳ２３立
上りで出力される信号で、モディファイ読出しレジスタ
６１に読出しデータを設定するストローブ信号 ■ ＣＲ８ＴＢ９１−ＡＭＯＤ１９が１”、ＷＲＴ２４
が０″、Ｃ−ＤＡＴＡ１２が２”のときのびτゑ２３立
上りで出力される信号で、コピー読出しレジスタ６２．
６３に読出しデータを設定するストローブ信号 ■ ＤＳＴＢ９２−ＡＭＯＤ１９が１０”、ＷＲＴ２４
が００”のときのστ１２３立上りで出力される信号で
、表示読出しレジスタ８２に読出しデータを設定するス
トローブ信号 ■ ｌ；”ＳＴＢ９３−ＡＭＯＤＩ９が°°１”、ＷＲ
Ｔ２４が１″のときのＣＡＳ２３立上シで出力される信
号で、フィードバック書込用シフトレジスタ７５に対す
るストローブ信号■ Ｆ’ＷＤＳＥＬ９４−π仄１２２
立下りでリセットされ、上記ＦＳＴＢ９３でセットされ
る信号で、フィードバック書込用シフトレジスタ７５に
対するデータを選択する信号 ■ Ｉ ＰＲＥＮ９５−ＡＭＯＤ １９が”、１”でＷ
ＲＴ２４が０”でＣＡＳ２３が″０″レベルのとき、読
出しデータ処理部５０からのデータ３７を画像プロセッ
サ２への画像データ■・ＤＡＴＡ１３として出力する信
号 上記制御部４０により次のデータ処理部５０〜８０が制
御される。
が０”、Ｃ−ＤＡＴＡ１２が１″のときのσＡＳ２３立
上りで出力される信号で、モディファイ読出しレジスタ
６１に読出しデータを設定するストローブ信号 ■ ＣＲ８ＴＢ９１−ＡＭＯＤ１９が１”、ＷＲＴ２４
が０″、Ｃ−ＤＡＴＡ１２が２”のときのびτゑ２３立
上りで出力される信号で、コピー読出しレジスタ６２．
６３に読出しデータを設定するストローブ信号 ■ ＤＳＴＢ９２−ＡＭＯＤ１９が１０”、ＷＲＴ２４
が００”のときのστ１２３立上りで出力される信号で
、表示読出しレジスタ８２に読出しデータを設定するス
トローブ信号 ■ ｌ；”ＳＴＢ９３−ＡＭＯＤＩ９が°°１”、ＷＲ
Ｔ２４が１″のときのＣＡＳ２３立上シで出力される信
号で、フィードバック書込用シフトレジスタ７５に対す
るストローブ信号■ Ｆ’ＷＤＳＥＬ９４−π仄１２２
立下りでリセットされ、上記ＦＳＴＢ９３でセットされ
る信号で、フィードバック書込用シフトレジスタ７５に
対するデータを選択する信号 ■ Ｉ ＰＲＥＮ９５−ＡＭＯＤ １９が”、１”でＷ
ＲＴ２４が０”でＣＡＳ２３が″０″レベルのとき、読
出しデータ処理部５０からのデータ３７を画像プロセッ
サ２への画像データ■・ＤＡＴＡ１３として出力する信
号 上記制御部４０により次のデータ処理部５０〜８０が制
御される。
ｚ５ 続出し／書込みデータ処理部
読出しデータ処理部５０は、第５図に示すように、読出
しデータバス３５の４画素データのうちＢＡＴ）Ｒ１８
で指定される１画素ぬセレクタ５１で選択して出力する
もので、この出力データ３７がドライバ３２を介してＩ
−ＤＡＴＡ１３に出力される。このドライバ３２はＩＰ
ＲＥＮ９５信号で出力／Ｈｉ−Ｚが制御される。
しデータバス３５の４画素データのうちＢＡＴ）Ｒ１８
で指定される１画素ぬセレクタ５１で選択して出力する
もので、この出力データ３７がドライバ３２を介してＩ
−ＤＡＴＡ１３に出力される。このドライバ３２はＩＰ
ＲＥＮ９５信号で出力／Ｈｉ−Ｚが制御される。
書込みデータ処理部６０は、第５図に示すように、モデ
ィファイ用読出しデータレジスタ６１、コピー用読出し
データレジスタ６２．６３及びバレルシフタ６４、セレ
クタ６６、書込データモディファイ回路６５から構成さ
れる。
ィファイ用読出しデータレジスタ６１、コピー用読出し
データレジスタ６２．６３及びバレルシフタ６４、セレ
クタ６６、書込データモディファイ回路６５から構成さ
れる。
書込データモディファイ回路６５は、ＭＦＵＮｌｏｌの
指令に従って、モディファイ用読出しデータレジスタ６
１のデータｇと、セレクタ６６の出力データｆとを、Ｍ
Ｉｉ’ＵＮ１０１の指令に従って演算し書込データバス
３６に出力（ＡＭＯＤ１９＝″１”のとき）する。モデ
ィファイ用読出しデータレジスタ６１はＭＲ８ＴＢ９０
によシ読出しデータ３５がセットされる。
指令に従って、モディファイ用読出しデータレジスタ６
１のデータｇと、セレクタ６６の出力データｆとを、Ｍ
Ｉｉ’ＵＮ１０１の指令に従って演算し書込データバス
３６に出力（ＡＭＯＤ１９＝″１”のとき）する。モデ
ィファイ用読出しデータレジスタ６１はＭＲ８ＴＢ９０
によシ読出しデータ３５がセットされる。
セレクタ６６は、ＷＭＯＤｌｏｏがコピ一時でないとき
はＩ−ＤＡＴＡ１３の情報３８を選択する。
はＩ−ＤＡＴＡ１３の情報３８を選択する。
一方コピ一時の場合には、コピー用読出しデータレジス
タ６２．６３の内容がＣ３ＦＴ１０６の指定に従ってバ
レルシフタ６４によりシフトされた結果を選択する。こ
のコピー用読出しデータレジスタ６２．６３は、ＣＲ８
ＴＢ９１によりセットされるもので、第３図（Ｃ）に示
すように２回分の読出しデータを保持する必要がアシ、
このためレジスタを２つ設け、新しい読出しデータがレ
ジスタ６２、元のデータがレジスタ６３にセットしてお
く。そしてこの２つの読出しデータから任意の１つの書
込みデータ分だけバレルシフトして書込むように制御さ
れる。この部分のページ又はニブルアクセスはＣＮ１０
２により制御されるが、表示データ処理部８０での制御
と同じであるため、ここでは詳細を省略する。
タ６２．６３の内容がＣ３ＦＴ１０６の指定に従ってバ
レルシフタ６４によりシフトされた結果を選択する。こ
のコピー用読出しデータレジスタ６２．６３は、ＣＲ８
ＴＢ９１によりセットされるもので、第３図（Ｃ）に示
すように２回分の読出しデータを保持する必要がアシ、
このためレジスタを２つ設け、新しい読出しデータがレ
ジスタ６２、元のデータがレジスタ６３にセットしてお
く。そしてこの２つの読出しデータから任意の１つの書
込みデータ分だけバレルシフトして書込むように制御さ
れる。この部分のページ又はニブルアクセスはＣＮ１０
２により制御されるが、表示データ処理部８０での制御
と同じであるため、ここでは詳細を省略する。
２．６ フィードバックデータ処理部フィードバック
データ処理部７０は、第６図に示すように、入力段可変
長シフトレジスタ７１゜シフトレジスタ７２、バレルシ
フタ７３、ラッチ７４、フィードバック書込用シフトレ
ジスタ７５及びセレクタ７６から構成される。
データ処理部７０は、第６図に示すように、入力段可変
長シフトレジスタ７１゜シフトレジスタ７２、バレルシ
フタ７３、ラッチ７４、フィードバック書込用シフトレ
ジスタ７５及びセレクタ７６から構成される。
フィードバックデータ処理部７０に■・ＤＡＴＡ１３を
介して入力されるデータ３８及びデータ有効信号ＦＤＥ
Ｎ１４は、一旦入力段可費長シフトレジスタ７１に入力
される。この段数はＶＳＦＴ１０４で指定されるもので
、種々のタイミング補正用に活用することができる。
介して入力されるデータ３８及びデータ有効信号ＦＤＥ
Ｎ１４は、一旦入力段可費長シフトレジスタ７１に入力
される。この段数はＶＳＦＴ１０４で指定されるもので
、種々のタイミング補正用に活用することができる。
この可変長シフトレジスタ７２の出力がシフトレジスタ
７２に入力される。このシフトレジスタ７２は３２画素
、即ち４画素×４回ページ又はニブル読出し×２セット
分の容量をもち、このうちの任意の１６６画素バレルシ
フタ７３により切出されランチ７４に外部からのロード
信号Ｆ Ｄ Ｌ Ｄ１６によりヒツトされる。これらの
シフトレジスタ７１，７２、ラッチ７４はビデオクロッ
ク信号ＶＣＬＫＩ ５によりセットされる。バレルシフ
タ７３でのシフト量はＦＳＦＴ１０５によシ決定される
。
７２に入力される。このシフトレジスタ７２は３２画素
、即ち４画素×４回ページ又はニブル読出し×２セット
分の容量をもち、このうちの任意の１６６画素バレルシ
フタ７３により切出されランチ７４に外部からのロード
信号Ｆ Ｄ Ｌ Ｄ１６によりヒツトされる。これらの
シフトレジスタ７１，７２、ラッチ７４はビデオクロッ
ク信号ＶＣＬＫＩ ５によりセットされる。バレルシフ
タ７３でのシフト量はＦＳＦＴ１０５によシ決定される
。
ラッチ７４にロードされたデータは、ＦＷＤＳＥＬ９５
、ＯＮ時のＦＳＴＢ９３でフィードバック書込用シフト
レジスタ７５にセットされ、ＯＦＦ時のＦ’５ＴＢ９３
でシフトレジスタ７５間でシフトされる。つまり、第２
図のタイムチャートにおいて、最初のＣＡ、８２３の期
間にはラッチ７４のデ一夕が督込データとして出力され
るとともにシフトレジスタ７５にセットされ、以降のσ
ＡＳ２３の期間ではシフトレジスタ７５のデータが次々
とシフトされて出力される。
、ＯＮ時のＦＳＴＢ９３でフィードバック書込用シフト
レジスタ７５にセットされ、ＯＦＦ時のＦ’５ＴＢ９３
でシフトレジスタ７５間でシフトされる。つまり、第２
図のタイムチャートにおいて、最初のＣＡ、８２３の期
間にはラッチ７４のデ一夕が督込データとして出力され
るとともにシフトレジスタ７５にセットされ、以降のσ
ＡＳ２３の期間ではシフトレジスタ７５のデータが次々
とシフトされて出力される。
セレクタ７６では、ページ又はニブルモードの繰返し数
Ｔ）Ｎ１０２に応じて選択される。即ちＤＮ＝４の場合
、セレクタ７６の左端の４画素が常に書込データバス３
６に出力され、結果的には、ラッチ７４の左から４画素
毎に４回にわたって出力される。同様にＤＮ＝３のとき
け、左の５画素目から４画素毎に３回にわたって出力さ
れ、ＤＮ＝２のときは左の９画素目から２回、ＤＮ＝１
のときは一番右端の４画素だけが出力される。従ってい
ずれの場合も、シフトレジスタ７２には右づめで２回の
書込み画素分がシフト入力された時点で、ＦＳＦ’ｌ”
１０５により１回の書込領域分だけ切り出して、ランチ
７４にセットすればよい。これは後に第９図にて再度説
明する。
Ｔ）Ｎ１０２に応じて選択される。即ちＤＮ＝４の場合
、セレクタ７６の左端の４画素が常に書込データバス３
６に出力され、結果的には、ラッチ７４の左から４画素
毎に４回にわたって出力される。同様にＤＮ＝３のとき
け、左の５画素目から４画素毎に３回にわたって出力さ
れ、ＤＮ＝２のときは左の９画素目から２回、ＤＮ＝１
のときは一番右端の４画素だけが出力される。従ってい
ずれの場合も、シフトレジスタ７２には右づめで２回の
書込み画素分がシフト入力された時点で、ＦＳＦ’ｌ”
１０５により１回の書込領域分だけ切り出して、ランチ
７４にセットすればよい。これは後に第９図にて再度説
明する。
２．７ 表示データ処理部
表示データ処理部８０は、第７図に示すように、表示読
出しデータレジスタ８２、バレルシフタ８３、シフトレ
ジスタ８４、その他回路８１゜８５により構成される。
出しデータレジスタ８２、バレルシフタ８３、シフトレ
ジスタ８４、その他回路８１゜８５により構成される。
読出しデータバス３５に読出された４画素分のデータは
、ＤＮ１０２の指定により、８本×４画素／本のシフト
レジスタの所定の部分にＤ Ｓ Ｔ Ｂ９２のタイミン
グで入力される。このようにして表示のために読出され
た最大３２画素のデータが、バレルシフタ８３によシ■
）ＳＦＴ１０３の指定する値だけシフトされ、外部から
のロード信号ＤＩ）ＬＤ１７によシフトレジスタ８４に
ナツトされる。
、ＤＮ１０２の指定により、８本×４画素／本のシフト
レジスタの所定の部分にＤ Ｓ Ｔ Ｂ９２のタイミン
グで入力される。このようにして表示のために読出され
た最大３２画素のデータが、バレルシフタ８３によシ■
）ＳＦＴ１０３の指定する値だけシフトされ、外部から
のロード信号ＤＩ）ＬＤ１７によシフトレジスタ８４に
ナツトされる。
シフトレジスタ８４のデータはビデオクロックＶ ＣＬ
Ｋ １５によりシフトされ、この結果がラッチ８５、
ドライバ３２を介して外部に表示データとして出力され
る。
Ｋ １５によりシフトされ、この結果がラッチ８５、
ドライバ３２を介して外部に表示データとして出力され
る。
この読出しデータの出力処理を第８図にて説明する。例
えばＤＮ＝４のとき、表示読出しデータレジスタ８２に
は、２回のアクセスにより３２画素分が図に示すように
設定される。このとき、ＤＳＦＴ１０３がＯ〜１５のと
きシフトレジスタＩＡＩ：） ８４には、それぞれ１画素ずつ右にずれたデータがセッ
トされる。
えばＤＮ＝４のとき、表示読出しデータレジスタ８２に
は、２回のアクセスにより３２画素分が図に示すように
設定される。このとき、ＤＳＦＴ１０３がＯ〜１５のと
きシフトレジスタＩＡＩ：） ８４には、それぞれ１画素ずつ右にずれたデータがセッ
トされる。
ＤＮ＝１の場合には、表示読出しデータレジスタ８２に
は左づめで２回のアクセス分の８画素がセットされ、こ
れがＤＳＦＴ１０３の値Ｏ〜３に応じてシフトレジスタ
に１画素ずつ右にずれたデータがセットされる。
は左づめで２回のアクセス分の８画素がセットされ、こ
れがＤＳＦＴ１０３の値Ｏ〜３に応じてシフトレジスタ
に１画素ずつ右にずれたデータがセットされる。
このようにしてＤＳ ＦＴ １０３により横方向のスム
ーススクロールカ実現テキル。
ーススクロールカ実現テキル。
２．８ 典型的応用例
この表示データを処理した結果をフィードバック処理し
て画像メモリ３に書込む制御を第９図を用いて説明する
。
て画像メモリ３に書込む制御を第９図を用いて説明する
。
第９図では、（ａ）に示すようにＴ） Ｎ ＝ ４のニ
ブルモード時の表示、フィードバック処理を想定し２て
おり、第１行の第４画素から４８８画素読出して、第１
行の第１２画素目からこの結果を書込む例を示したもの
である。このタイムチャートを（ｂ）に示すが、表示の
だめの読出しを２回行った後、４画素だけ右シフト（Ｄ
ＳＦＴ＝４）して表示データを出力する。画像プロセッ
サ２ではこの結果を処理した後、そのデータが一定時間
遅れて■・ＤＡＴＡ１３からＭ Ｓ １．６に入力され
る。フィードバックデータ処理部７０では、その１６６
画素取込んだ後、第１回の畜込領域分だけ１２画素右シ
フト（ＦＳＦＴ＝１２）させて切出し、次の書込タイミ
ング時に書込み、これを４回繰返す。
ブルモード時の表示、フィードバック処理を想定し２て
おり、第１行の第４画素から４８８画素読出して、第１
行の第１２画素目からこの結果を書込む例を示したもの
である。このタイムチャートを（ｂ）に示すが、表示の
だめの読出しを２回行った後、４画素だけ右シフト（Ｄ
ＳＦＴ＝４）して表示データを出力する。画像プロセッ
サ２ではこの結果を処理した後、そのデータが一定時間
遅れて■・ＤＡＴＡ１３からＭ Ｓ １．６に入力され
る。フィードバックデータ処理部７０では、その１６６
画素取込んだ後、第１回の畜込領域分だけ１２画素右シ
フト（ＦＳＦＴ＝１２）させて切出し、次の書込タイミ
ング時に書込み、これを４回繰返す。
初回、最終回の省込不要部、フィードバックデータ有効
信号Ｆ Ｄ Ｉ） Ｅ １４によシ制御する。またフィ
ードバックデータのロードタイミングと、画像メモリ３
への書込タイミングとの同期をとるＶＳＦＴを利用する
。
信号Ｆ Ｄ Ｉ） Ｅ １４によシ制御する。またフィ
ードバックデータのロードタイミングと、画像メモリ３
への書込タイミングとの同期をとるＶＳＦＴを利用する
。
３、他の実施例
以上、並列隆１出し画素数ｎ＝４、ページ又はニブル最
大繰返し数ｍ＝４．１画素当り４ビツトの場合について
画像メモリ周辺ＬＳＩの機能、動作について述べた。
大繰返し数ｍ＝４．１画素当り４ビツトの場合について
画像メモリ周辺ＬＳＩの機能、動作について述べた。
ここで４画素並列読出しとしたのは、通常のテレビカメ
ラの画像データの生成速度が１２メガ画素／秒であり、
前述のＩ）ＲＡＭ （１（Ｍ５０２５７を用いニブルモ
ード（４回繰返し）で動作させた場合、約５００ｎ秒か
かり、表示（フィードバック）を時分割にしても１６６
画素処理が１μ秒、即ち１６メガ画素／秒で処理できる
ためである。
ラの画像データの生成速度が１２メガ画素／秒であり、
前述のＩ）ＲＡＭ （１（Ｍ５０２５７を用いニブルモ
ード（４回繰返し）で動作させた場合、約５００ｎ秒か
かり、表示（フィードバック）を時分割にしても１６６
画素処理が１μ秒、即ち１６メガ画素／秒で処理できる
ためである。
また、４ビット／画素としたのは、最小の濃度情報は１
ビット／画素であるが近年、濃淡、カラー化が進んでお
り、ピン数が許す範囲でビット数を多くした方が良いた
めである。８ビット／画素にすると６４ビンを越え、４
ビット／画素にすると４８ビン以内に納まシ、２ビット
／画素にしても４０ピン程度になってしまう。
ビット／画素であるが近年、濃淡、カラー化が進んでお
り、ピン数が許す範囲でビット数を多くした方が良いた
めである。８ビット／画素にすると６４ビンを越え、４
ビット／画素にすると４８ビン以内に納まシ、２ビット
／画素にしても４０ピン程度になってしまう。
前記のように４画素並列、４ビット／画素が最適である
。
。
なお、画像メモＩＪ １ｍ辺ＬＳＩの一具体例としてＲ
ＭＡを具足したが、実際には次の取捨選択が考えられ、
これらは本発明の他の実施例を構成し得る。
ＭＡを具足したが、実際には次の取捨選択が考えられ、
これらは本発明の他の実施例を構成し得る。
（１） グラフィック機能だけで良い場合には、フィ
ードバック処理を削除する。あるいはコピー処理部を削
除する。
ードバック処理を削除する。あるいはコピー処理部を削
除する。
（２） Ｃ−ＤＡ、ＴＡの書込制御ビット指定機能を
独立ビンとする。
独立ビンとする。
（８）表示用読出し部を２つ設け、これらを重ね合せ表
示に用いたり、あるいは表示用とフィードバック処理用
の読出しとを独立にできる構成とする。
示に用いたり、あるいは表示用とフィードバック処理用
の読出しとを独立にできる構成とする。
（４） 表示データ出力に、ＲＭＡへのフィードバッ
クデータを出力できるように１外部回路なしに、画像モ
ニタ７への表示を、画像メモリ３の表示とフィードバッ
ク処理結果の表示とを切換えれるようにする。
クデータを出力できるように１外部回路なしに、画像モ
ニタ７への表示を、画像メモリ３の表示とフィードバッ
ク処理結果の表示とを切換えれるようにする。
（５） Ｃ−ＤＡＴＡＩ２、］１０、Ｒ８／扉１１、
ＲＥＳＥＴ２０を除削し、ピン数を４０ビンにする。こ
のためには、ＲＭＡ６の機能を制約する必要がある。
ＲＥＳＥＴ２０を除削し、ピン数を４０ビンにする。こ
のためには、ＲＭＡ６の機能を制約する必要がある。
また、ＲＭＡ６の拡張性については次の拡張を行える。
（１）画素当りのビット数の拡張−これについては単純
にｄ−ＲＡＭ及びＲＭＡの対を増加させればよい。
にｄ−ＲＡＭ及びＲＭＡの対を増加させればよい。
（２）表示データ速度の拡張−前述したように１つのＲ
ＭＡでは１６メガ画素／秒（表示に専念すればこの倍）
であり、これを１つのＲＭ Ａに奇数番目の画素、他の
１つのＲＭＡに偶数番目の画素を割当て、２つのＲＭＡ
からの出力を外部でシリアル化すれば表示データ速度を
２倍にすることができる。このようにＲＭＡを複数個並
置する構成をとればよい。
ＭＡでは１６メガ画素／秒（表示に専念すればこの倍）
であり、これを１つのＲＭ Ａに奇数番目の画素、他の
１つのＲＭＡに偶数番目の画素を割当て、２つのＲＭＡ
からの出力を外部でシリアル化すれば表示データ速度を
２倍にすることができる。このようにＲＭＡを複数個並
置する構成をとればよい。
本発明によれば、少いピン数のＲＭＡ、 ＬＳＩとＤＲ
ＡＭにより、次のような高機能・高性能な画像メモリを
実現できる。
ＡＭにより、次のような高機能・高性能な画像メモリを
実現できる。
（１） Ｄ ＲＡ Ｍをニブル又はベージモードで動
作させることができ、通常のアクセスに対し２倍の性能
向上を図ることが可能である。
作させることができ、通常のアクセスに対し２倍の性能
向上を図ることが可能である。
（２）画像処理システムに必要な、表示画像データを処
理して再び書込むフィードバック処理が可能である。
理して再び書込むフィードバック処理が可能である。
（８）画像メモリ中に既に書込まれているデータと新し
く書込むデータとのモディファイ書込みが可能である。
く書込むデータとのモディファイ書込みが可能である。
（４）４画素並列に書込むブロック書込みができ、性能
を４倍高めることが可能である。
を４倍高めることが可能である。
（５）任童領域に対するフィードバック処理、コピー処
理が可能である。
理が可能である。
（６） 表示時のスムース・スクロールが可能である
。
。
【図面の簡単な説明】
第１図は本発明のシステム構成図、第２図は画像メモリ
周辺ＬＳＩＩＭＡ）のタイムチャート、第３図は書込み
動作概説図、第４図はＲＭＡの制御部の回路図、第５図
は読出しデータ部及び書込みデータ部の回路図、第６図
はフィードバックデータ部の回路図、第７図は表示デー
タ部の回路図、第８図は表示データ部の動作概説図、第
９図はフィードバック処理概説図である。 １・・・画像・図形処理システム、２・・・画像プロセ
ッサ、３・・・画［酸メモリ、４・・値ダイナミック形
）ランダムアクセスメモリ（１，）ＲＡＭ）、６・・・
画像メモリ周辺１．ｓ Ｉ （Ｉ’（ＭＡ、）、７・・
・画像モニタ、１０・・・制御ストローブ信号（「丁Ｂ
）、１１・・・レジスタ番号／データ選択入力信号（Ｒ
８／ＤＳ）、レジスタアドレス入力信号、１２・・・制
御データ人力信号（Ｃ−ＤＡＴＡ）畳込画素指定入力信
号、１３・・・外部画像データ入力信号（Ｉ−ＤＡＴＡ
）フィードバック画像データ入力信号、１４・・・フィ
ードバックデータ有効入力信号（Ｆ’Ｔ）ＥＮ）、１８
・・・ブロックアドレス入力信号（ＢＡＤＲ，）、１９
。 ２２．２３．２４・・・画像メモリアクセス制御信号、
２０・・・ＲＡＭ用画像データ入出力信号、２５・・・
Ｒ，Ａ Ｍ用１．込許可出力信号、２６・・・表示用画
像データ出力信号、４２・・・書込許可信号デコーダ、
４３・・・書込許可信号セレクタ、４４・・・トライス
テート制御ゲート、４８・・・内部制御レジスタモディ
ファイファンクションレジスタ、５０・・・読出データ
処理部、５１・・・外部読出用セレクタ、６０・・・書
込データ処理部、６１・・・モディファイ用読出しデー
タレジスタ、６２．６３・・・コピー用読出しデータレ
ジスタ、６４・・・コピー用バレルシフタ、６５・・・
書込データモディファイ回路、６６・・・書込画像デー
タセレクタ、７０・・・フィードバックデータ部・・・
フィードバック書込データラッチ、７６・・・フィード
バック１．込データセレクタ、８０・・・表示データ処
理部、８２・・・表示読出しデータレジスタ、８３・・
・表示用バレルシフタ、８４・・・表示用シフトレジス
タ。
周辺ＬＳＩＩＭＡ）のタイムチャート、第３図は書込み
動作概説図、第４図はＲＭＡの制御部の回路図、第５図
は読出しデータ部及び書込みデータ部の回路図、第６図
はフィードバックデータ部の回路図、第７図は表示デー
タ部の回路図、第８図は表示データ部の動作概説図、第
９図はフィードバック処理概説図である。 １・・・画像・図形処理システム、２・・・画像プロセ
ッサ、３・・・画［酸メモリ、４・・値ダイナミック形
）ランダムアクセスメモリ（１，）ＲＡＭ）、６・・・
画像メモリ周辺１．ｓ Ｉ （Ｉ’（ＭＡ、）、７・・
・画像モニタ、１０・・・制御ストローブ信号（「丁Ｂ
）、１１・・・レジスタ番号／データ選択入力信号（Ｒ
８／ＤＳ）、レジスタアドレス入力信号、１２・・・制
御データ人力信号（Ｃ−ＤＡＴＡ）畳込画素指定入力信
号、１３・・・外部画像データ入力信号（Ｉ−ＤＡＴＡ
）フィードバック画像データ入力信号、１４・・・フィ
ードバックデータ有効入力信号（Ｆ’Ｔ）ＥＮ）、１８
・・・ブロックアドレス入力信号（ＢＡＤＲ，）、１９
。 ２２．２３．２４・・・画像メモリアクセス制御信号、
２０・・・ＲＡＭ用画像データ入出力信号、２５・・・
Ｒ，Ａ Ｍ用１．込許可出力信号、２６・・・表示用画
像データ出力信号、４２・・・書込許可信号デコーダ、
４３・・・書込許可信号セレクタ、４４・・・トライス
テート制御ゲート、４８・・・内部制御レジスタモディ
ファイファンクションレジスタ、５０・・・読出データ
処理部、５１・・・外部読出用セレクタ、６０・・・書
込データ処理部、６１・・・モディファイ用読出しデー
タレジスタ、６２．６３・・・コピー用読出しデータレ
ジスタ、６４・・・コピー用バレルシフタ、６５・・・
書込データモディファイ回路、６６・・・書込画像デー
タセレクタ、７０・・・フィードバックデータ部・・・
フィードバック書込データラッチ、７６・・・フィード
バック１．込データセレクタ、８０・・・表示データ処
理部、８２・・・表示読出しデータレジスタ、８３・・
・表示用バレルシフタ、８４・・・表示用シフトレジス
タ。
Claims (1)
- 【特許請求の範囲】 １、外部データ処理部、ｎ（２以上の自然数）画素並列
アクセス可能なランダムアクセスメモリ（ＲＡＭ）及び
画像表示装置に接続され、 前記ＲＡＭとの間で、ｎ画素並列の画像データの入出力
を可能とするＲＡＭ用画像データ入出力信号、 前記画像表示装置に画像データを出力する表示用画像デ
ータ出力信号、 前記外部データ処理部との間で１画素の画像データの入
出力を可能とする外部画像データ入出力信号及びｎ画素
の１つを指定するブロックアドレス入力信号並びに 前記外部データ処理部からの読出し書込み動作及び表示
用の読出し動作を規定する画像メモリアクセス制御信号
を有し、 画像データの入出力を制御する画像メモリ周辺ＬＳＩ。 ２、特許請求の範囲第１項記載の画像メモリ周辺ＬＳＩ
において、 読出しデータ処理部、書込みデータ処理部及び表示デー
タ処理部を有し、 前記読出しデータ処理部は、前記外部データ処理部から
の読出し動作時に、前記ＲＡＭから読出されるｎ画素並
列の画像データを、前記ＲＡＭ画像データ入出力信号か
ら受け取り、前記ブロックアドレス入力信号で指定され
る１画素を選択して、前記外部画像データ入出力信号を
更新する外部読出し用セレクタから成り、 前記書込みデータ処理部は、前記外部データ処理部から
の書込み動作時に、前記外部画像データ入出力信号から
書込み用画像データを受け取り、ｎ画素の前記ＲＡＭ用
画像データ入出力信号を更新し、 前記表示データ処理部は、表示用の読出し動作時に、前
記ＲＡＭから読出される前記ｎ画素並列の画像データを
保持する表示読出しデータレジスタ、及び該レジスタの
内容を取込み１画素毎に前記表示用画像データ出力信号
を更新する表示用シフトレジスタから成る画像メモリ周
辺ＬＳＩ。 ３、特許請求の範囲第２項記載の画像メモリ周辺ＬＳＩ
において、更に、 前記ｎ画素並列アクセス可能なランダムアクセスメモリ
の各々に対して書込み許否を示す書込許可出力信号を有
し、 前記ブロックアドレス入力信号で指定された１画素にの
み前記書込許可出力信号を与える書込許可信号デコーダ
、及び 前記指定に係るＲＡＭに対応する前記ＲＡＭ用画像デー
タ入力信号を、前記書込みデータ処理部からの前記書込
み用画像データにより更新し、前記指定に係るＲＡＭに
対応しない前記ＲＡＭ用画像データ入出力信号を、更新
しないためのトライステート制御ゲートを有する画像メ
モリ周辺ＬＳＩ。 ４、特許請求の範囲第２項記載の画像メモリ周辺ＬＳＩ
において、 前記画像メモリアクセス制御信号に、前記外部データ処
理部からのブロック書込み許否を示す部分を設け、 前記ｎ画素並列アクセス可能なランダムアクセスメモリ
の各々に対して書込み許否を示す書込許可出力信号、及
び 前記ＲＡＭのｎ画素の各々を指定し、前記外部データ処
理部から独立に書込み可能な書込画素指定入力信号を有
し、 前記ブロック書込み動作時には前記書込画素指定入力信
号を選択し、該動作時以外には前記ブロックアドレス入
力信号で指定される１画素をデコードする書込許可デコ
ーダの出力を選択する書込許可信号セレクタを有する画
像メモリ周辺ＬＳＩ。 ５、特許請求の範囲第１項記載の画像メモリ周辺ＬＳＩ
において、 読出しデータ処理部、書込みデータ処理部及び表示デー
タ処理部を有し、 前記表示データ処理部は、表示用の読出し動作時、前記
ＲＡＭからページ又はニブルモードで読出されるｎ×ｍ
（ｍはページ又はニブルモードの繰返しアクセス数を示
す自然数）画素の画像データを保持する表示読出しデー
タレジスタ、及び該レジスタの内容を取込み１画素毎に
前記表示用画像データ出力信号を更新する表示用シフト
レジスタから成り、 前記書込みデータ処理部は、前記外部データ処理部から
の書込み動作時に、前記外部画像データ入出力信号から
書込み用画像データを受け取り、ｎ画素の前記ＲＡＭ用
画像データ入出力信号を更新し、 前記表示データ処理部は、表示用の読出し動作時に、前
記ＲＡＭから読出される前記ｎ画素並列の画像データを
保持する表示読出しデータレジスタ、及び該レジスタの
内容を取込み１画素毎に前記表示用画像データ出力信号
を更新する表示用シフトレジスタから成る画像メモリ周
辺ＬＳＩ。 ６、特許請求の範囲第５項記載の画像メモリ周辺ＬＳＩ
において、 前記表示データ処理部は、表示用の読出し動作時に、既
に表示用に読出されている画像データと、新たに読出さ
れる画像データとの２×ｎｘｍ画素の画像データを保持
する表示読出しデータレジスタ、該レジスタから任意の
ｎｘｍ画素を切出す表示用バレルシフタ、及び該バレル
シフタからの画像データを取込み１画素毎に前記表示用
画像データ出力信号を更新する表示用シフトレジスタか
ら成る画像メモリ周辺ＬＳＩｏ ７、特許請求の範囲第１項記載の画像メモリ周辺ＬＳＩ
において、 読出しデータ処理部、書込みデータ処理部及び表示デー
タ処理部を有し、 前記読出しデータ処理部は前記外部データ処理部からの
読出し動作時に、前記ＲＡＭから読出されるｎ画素並列
の画像データを、前記ＲＡＭ用画像データ入出力信号か
ら受け取り、前記ブロックアドレス入力信号で指定され
る１画素を選択して、前記外部画像データ入出力信号を
更新する外部読出し用セレクタから成り、 前記書込みデータ処理部は、前記外部データ処理部から
の書込み動作時に前記外部画像データ入出力信号から書
込み用画像データを受け取り、ｎ画素の前記ＲＡＭ用画
像データ入出力信号を更新し、 前記書込みデータ処理部は、前記外部データ処理部から
の読出し動作時に、前記ＲＡＭから読出されるｎ×ｍ画
素の画像データを保持するモディファイ用読出しデータ
レジスタを有し、 前記表示データ処理部は、表示用の読出し動作時に、前
記ＲＡＭから読出される前記ｎ画素並列の画像データを
保持する表示読出しデータレジスタ、及び該レジスタの
内容を取込み１画素毎に前記表示用画像データ出力信号
を更新する表示用シフトレジスタから成り、 前記外部データ処理部からの書込み動作時に、前記外部
画像データ入出力信号からの書込用画像データと、前記
モディファイ用読出しデータとの演算を行い、ｎ画素の
前記ＲＡＭ用画像データ入出力信号を、ｍ回に時分割し
て更新する書込データモディファイ回路を有する画像メ
モリ周辺ＬＳＩ。 ８、特許請求の範囲第７項記載の画像メモリ周辺ＬＳＩ
において、 前記画像メモリアクセス制御信号に、前記外部データ処
理部からのモディファイ用読出し許否を示す部分を設け
、 前記書込みデータ処理部は、モディファイ読出し動作時
に、前記モディファイ用読出しデータレジスタに、前記
ＲＡＭから読出されるｎ×ｍ画素の画像データを保持す
る画像メモリ周辺ＬＳＩ。 ９、特許請求の範囲第１項記載の画像メモリ周辺ＬＳＩ
において、 読出しデータ処理部、書込みデータ処理部及び表示デー
タ処理部を有し、 前記読出しデータ処理部は、前記外部データ処理部から
の読出し動作時に、前記ＲＡＭから読出されるｎ画素並
列の画像データを、前記ＲＡＭ用画像データ入出力信号
から受け取り、前記ブロックアドレス入力信号で指定さ
れる１画素を選択して、前記外部画像データ入出力信号
を更新する外部読出し用セレクタから成り、 前記書込みデータ処理部は、前記外部データ処理部から
の書込み動作時に、前記外部画像データ入出力信号から
書込み用画像データを受け取り、ｎ画素の前記ＲＡＭ用
画像データ入出力信号を更新し、 前記書込みデータ処理部は、前記外部データ処理部から
の読出し動作時に、前記ＲＡＭから読出されるｎ×ｍ画
素の画像データを保持するコピー用読出しデータレジス
タを有し、 前記表示データ処理部は、表示用の読出し動作時に、前
記ＲＡＭから読出される前記ｎ画素並列の画像データを
保持する表示読出しデータレジスタ、及び該レジスタの
内容を取込み１画素毎に前記表示用画像データ出力信号
を更新する表示用シフトレジスタから成り、 前記外部データ処理部からの書込み動作時に、前記ｎ×
ｍ画素の画像データによって、前記ＲＡＭ用画像データ
入出力信号を、ｍ回に時分割して更新する画像メモリ周
辺ＬＳＩ。 １０、特許請求の範囲第９項記載の画像メモリ周辺ＬＳ
Ｉにおいて、 前記画像メモリアクセス制御信号に、前記外部データ処
理部からのコピー用読出し許否を示す部分を設け、 前記書込みデータ処理部は、コピー用読出し動作時に、
前記コピー用読出しデータレジスタに、前記ＲＡＭから
読出されるｎ×ｍ画素の画像データを保持する画像メモ
リ周辺ＬＳＩ。 １１、特許請求の範囲第９項記載の画像メモリ周辺ＬＳ
Ｉにおいて、 前記画像メモリアクセス制御信号に、前記外部データ処
理部からのコピー用書込み許否を示す部分を設け、 前記書込みデータ処理部は、前記外部データ処理部から
のコピー用書込み動作時に、前記コピー用読出しデータ
レジスタのデータを選択し、該動作時以外には、前記外
部画像データ入出力信号からの書込み用画像データを選
択し、 前記ＲＡＭ用画像データ入出力信号を更新する書込み画
像データセレクタを有する画像メモリ周辺ＬＳＩ。 １２、特許請求の範囲第９項記載の画像メモリ周辺ＬＳ
Ｉにおいて、 前記書込みデータ処理部が、コピー用読出し動作時に、
既にコピー用に読出されている画像データと、新たに読
出される画像データとの２×ｎ×ｍ画素の画像データを
保持するコピー用読出しデータレジスタ、及び該レジス
タから任意のｎ×ｍ画素を切出すコピー用バレルシフタ
を有し、前記バレルシフタからの画像データによって、
前記ＲＡＭ用画像データ入出力信号を、ｍ回に時分割し
て更新する画像メモリ周辺ＬＳＩ。 １３、特許請求の範囲第９項記載の画像メモリ周辺ＬＳ
Ｉにおいて、 前記画像メモリアクセス制御信号に、前記外部データ処
理部からのモディファイ用読出し許否を示す部分を設け
、 前記書込みデータ処理部は、前記外部データ処理部から
の読出し動作時に、前記ＲＡＭから読出されるｎ×ｍ画
素の画像データを保持するモディファイ用読出しデータ
レジスタを有し、 前記外部データ処理部からの書込み動作時に、前記モデ
ィファイ用読出しデータと前記コピー用読出しデータと
の演算を行い、ｎ画素の前記ＲＡＭ用画像データ入出力
信号を、ｍ回に時分割して更新する書込みデータモディ
ファイ回路を有する画像メモリ周辺ＬＳＩ。 １４、特許請求の範囲第１項記載の画像メモリ周辺ＬＳ
Ｉにおいて、 読出しデータ処理部、書込みデータ処理部及び表示デー
タ処理部を有し、 前記読出しデータ処理部は、前記外部データ処理部から
の読出し動作時に、前記ＲＡＭから読出されるｎ画素並
列の画像データを、前記ＲＡＭ用画像データ入出力信号
から受け取り、前記ブロックアドレス入力信号で指定さ
れる１画素を選択して、前記外部画像データ入出力信号
を更新する外部読出し用セレクタから成り、 前記書込みデータ処理部は、前記外部データ処理部から
の書込み動作時に、前記外部画像データ入出力信号から
書込み用画像データを受け取り、ｎ画素の前記ＲＡＭ用
画像データ入出力信号を更新し、 前記表示データ処理部は、表示用の読出し動作時に、前
記ＲＡＭから読出される前記ｎ画素並列の画像データを
保持する表示読出しデータレジスタ、及び該レジスタの
内容を取込み１画素毎に前記表示用画像データ出力信号
を更新する表示用シフトレジスタから成り、 前記画像メモリアクセス制御信号に、前記外部データ処
理部からのフィードバック書込み許否を示す部分を設け
、 前記外部データ処理部からのフィードバック画像データ
入力信号、及び、 前記フィードバック画像データを順次シフトして蓄積す
るフィードバック入力用シフトレジスタ、フィードバッ
ク書込み動作時に該レジスタのデータを取込み、前記Ｒ
ＡＭ用画像データ入出力信号を、ｍ回に時分割して更新
するフィードバック書込データラッチ及びセレクタから
成るフィードバックデータ処理部を有する画像メモリ周
辺ＬＳＩ。 １５、特許請求の範囲第１４項記載の画像メモリ周辺Ｌ
ＳＩにおいて、 前記フィードバックデータ処理部は、２×ｎ×ｍ画素を
順次シフトして蓄積するフィードバック入力用シフトレ
ジスタ、該シフトレジスタからｎ×ｍ画素を切出すフィ
ードバック用バレルシフタ並びに該バレルシフタからの
データを取込み前記ＲＡＭ用画像データ入出力信号を、
ｍ回に時分割して更新するフィードバック書込データラ
ッチ及びセレクタから成る画像メモリ周辺ＬＳＩ。 １６、特許請求の範囲第１４項記載の画像メモリ周辺Ｌ
ＳＩにおいて、 ｎ画素の前記ＲＡＭの各々に対し書込み可能を示す書込
許可信号及び前記外部データ処理部からのフィードバッ
ク画像データが有効か否かを示すフィードバック有効入
力信号を設け、 前記フィードバックデータ処理部は、前記有効入力信号
を前記フィードバック画像データに付加し、前記外部デ
ータ処理部からのフィードバック書込動作時に、該付加
されたｎ画素の有効信号を前記ＲＡＭ書込許可信号とし
て選択する書込許可信号セレクタ、及び該許可信号に対
応する前記ＲＡＭの画像データ入出力信号以外を制御す
るトライステート制御ゲートを有する画像メモリ周辺Ｌ
ＳＩ。 １７、特許請求の範囲第１項記載の画像メモリ周辺ＬＳ
Ｉにおいて、 更に、前記ｎ画素並列アクセス可能なランダムアクセス
メモリの各々に対して書込み許否を示す書込許可出力信
号、及び 前記ＲＡＭのｎ画素の各々を指定し、前記外部データ処
理部から独立に書込み可能な書込画素指定入力信号を有
し、 読出しデータ処理部、書込みデータ処理部及び表示デー
タ処理部を有し、 前記読出しデータ処理部は、前記外部データ処理部から
の読出し動作時に、前記ＲＡＭから読出されるｎ画素並
列の画像データを、前記ＲＡＭ用画像データ入出力信号
から受け取り、前記ブロックアドレス入力信号で指定さ
れる１画素を選択して、前記外部画像データ入出力信号
を更新する外部読出し用セレクタから成り、 前記書込みデータ処理部は、前記外部データ処理部から
の書込み動作時に、前記外部画像データ入出力信号から
書込み用画像データを受け取り、ｎ画素の前記ＲＡＭ用
画像データ入出力信号を更新し、 前記表示データ処理部は、表示用の読出し動作時に、前
記ＲＡＭから読出される前記ｎ画素並列の画像データを
保持する表示読出しデータレジスタ、及び該レジスタの
内容を取込み１画素毎に前記表示用画像データ出力信号
を更新する表示用シフトレジスタから成り、 前記外部データ処理部からの書込み動作時に、前記書込
画素指定入力信号を、前記書込許可出力信号として出力
し、該出力信号に従って、前記ＲＡＭ用画像データ入出
力信号を更新する制御ゲートを有する画像メモリ周辺Ｌ
ＳＩ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184658A JPS6162980A (ja) | 1984-09-05 | 1984-09-05 | 画像メモリ周辺ｌｓｉ |
| KR1019850006449A KR900005297B1 (ko) | 1984-09-05 | 1985-09-04 | 화상메모리 주변장치 |
| DE3587750T DE3587750T2 (de) | 1984-09-05 | 1985-09-05 | Peripheriegerät für Bildspeicher. |
| EP85111248A EP0176801B1 (en) | 1984-09-05 | 1985-09-05 | A peripheral apparatus for image memories |
| CA000490021A CA1237529A (en) | 1984-09-05 | 1985-09-05 | Peripheral apparatus for image memories |
| US06/772,695 US4766431A (en) | 1984-09-05 | 1985-09-05 | Peripheral apparatus for image memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184658A JPS6162980A (ja) | 1984-09-05 | 1984-09-05 | 画像メモリ周辺ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162980A true JPS6162980A (ja) | 1986-03-31 |
Family
ID=16157083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184658A Pending JPS6162980A (ja) | 1984-09-05 | 1984-09-05 | 画像メモリ周辺ｌｓｉ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4766431A (ja) |
| EP (1) | EP0176801B1 (ja) |
| JP (1) | JPS6162980A (ja) |
| KR (1) | KR900005297B1 (ja) |
| CA (1) | CA1237529A (ja) |
| DE (1) | DE3587750T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231548A (ja) * | 1987-03-20 | 1988-09-27 | Hitachi Ltd | デ−タの書き込み方式 |
| JPS63271792A (ja) * | 1987-04-28 | 1988-11-09 | Nec Corp | 記憶装置 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282269A (en) * | 1985-09-27 | 1994-01-25 | Oce-Nederland B.V. | Raster image memory |
| US4806921A (en) * | 1985-10-04 | 1989-02-21 | Ateq Corporation | Rasterizer for pattern generator |
| JPH07117886B2 (ja) * | 1985-11-28 | 1995-12-18 | キヤノン株式会社 | デ−タ制御装置 |
| US4999620A (en) * | 1986-08-21 | 1991-03-12 | Ascii Corporation | Apparatus for storing and accessing image data to be displayed on a display unit |
| GB2199678B (en) * | 1987-01-13 | 1990-11-14 | Ferranti Plc | Pixel memory arrangement for information display system |
| JPS6459426A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Bit map display device |
| GB2210239B (en) * | 1987-09-19 | 1992-06-17 | Hudson Soft Co Ltd | An apparatus for controlling the access of a video memory |
| US4862155A (en) * | 1987-10-26 | 1989-08-29 | Tektronix, Inc. | Graphic display system with secondary pixel image storage |
| US5036475A (en) * | 1987-11-02 | 1991-07-30 | Daikin Industries, Ltd. | Image memory data processing control apparatus |
| US4983958A (en) * | 1988-01-29 | 1991-01-08 | Intel Corporation | Vector selectable coordinate-addressable DRAM array |
| GB2219178A (en) * | 1988-02-11 | 1989-11-29 | Benchmark Technologies | State machine controlled video processor |
| US4958146A (en) * | 1988-10-14 | 1990-09-18 | Sun Microsystems, Inc. | Multiplexor implementation for raster operations including foreground and background colors |
| GB2223918B (en) * | 1988-10-14 | 1993-05-19 | Sun Microsystems Inc | Method and apparatus for optimizing selected raster operations |
| WO1990012389A1 (en) * | 1989-04-04 | 1990-10-18 | Cirrus Logic, Inc. | Converter for raster-image data from single-segment to multi-segment streams |
| JP3038781B2 (ja) * | 1989-04-21 | 2000-05-08 | 日本電気株式会社 | メモリアクセス制御回路 |
| WO1992002879A1 (en) * | 1990-08-03 | 1992-02-20 | Du Pont Pixel Systems Limited | Virtual memory system |
| EP0618560B1 (en) * | 1993-03-29 | 1999-12-29 | Koninklijke Philips Electronics N.V. | Window-based memory architecture for image compilation |
| EP0710033A3 (en) * | 1994-10-28 | 1999-06-09 | Matsushita Electric Industrial Co., Ltd. | MPEG video decoder having a high bandwidth memory |
| US6804760B2 (en) * | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5610864A (en) | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
| US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US6111584A (en) * | 1995-12-18 | 2000-08-29 | 3Dlabs Inc. Ltd. | Rendering system with mini-patch retrieval from local texture storage |
| US7681005B1 (en) * | 1996-01-11 | 2010-03-16 | Micron Technology, Inc. | Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation |
| US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
| US6981126B1 (en) * | 1996-07-03 | 2005-12-27 | Micron Technology, Inc. | Continuous interleave burst access |
| US7103742B1 (en) | 1997-12-03 | 2006-09-05 | Micron Technology, Inc. | Burst/pipelined edo memory device |
| US8466928B2 (en) * | 2006-10-06 | 2013-06-18 | Canon Kabushiki Kaisha | Image processing apparatus and method |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124827A (en) * | 1976-04-13 | 1977-10-20 | Nec Corp | Semiconductor memory unit |
| JPS5447438A (en) * | 1977-09-21 | 1979-04-14 | Mitsubishi Electric Corp | Control system for scratch memory |
| JPS54116846A (en) * | 1978-03-03 | 1979-09-11 | Toshiba Corp | Picture processing memory unit |
| JPS55132582A (en) * | 1979-04-04 | 1980-10-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | High speed semiconductor memory unit |
| JPS5817583A (ja) * | 1981-07-21 | 1983-02-01 | Hitachi Ltd | 二次元デ−タ記憶装置 |
| JPS58219639A (ja) * | 1982-06-14 | 1983-12-21 | Matsushita Electric Ind Co Ltd | 画像処理用バツフアメモリ装置 |
| JPS5975408A (ja) * | 1982-10-21 | 1984-04-28 | Victor Co Of Japan Ltd | 画素デ−タ蓄積用メモリ回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4303986A (en) * | 1979-01-09 | 1981-12-01 | Hakan Lans | Data processing system and apparatus for color graphics display |
| US4445114A (en) * | 1979-01-15 | 1984-04-24 | Atari, Inc. | Apparatus for scrolling a video display |
| JPS5644887A (en) * | 1979-09-20 | 1981-04-24 | Seiko Instr & Electronics Ltd | Dot matrix electronic clock |
| US4412313A (en) * | 1981-01-19 | 1983-10-25 | Bell Telephone Laboratories, Incorporated | Random access memory system having high-speed serial data paths |
| DE3380465D1 (en) * | 1982-09-20 | 1989-09-28 | Toshiba Kk | Video ram write control apparatus |
| US4562435A (en) * | 1982-09-29 | 1985-12-31 | Texas Instruments Incorporated | Video display system using serial/parallel access memories |
| JPS5960487A (ja) * | 1982-09-29 | 1984-04-06 | フアナツク株式会社 | カラ−デイスプレイ装置 |
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| US4580135A (en) * | 1983-08-12 | 1986-04-01 | International Business Machines Corporation | Raster scan display system |
| US4575717A (en) * | 1983-12-05 | 1986-03-11 | Rca Corporation | Logic for increasing the number of pixels in a horizontal scan of a bit mapping type video display |
-
1984
- 1984-09-05 JP JP59184658A patent/JPS6162980A/ja active Pending
-
1985
- 1985-09-04 KR KR1019850006449A patent/KR900005297B1/ko not_active Expired
- 1985-09-05 DE DE3587750T patent/DE3587750T2/de not_active Expired - Fee Related
- 1985-09-05 US US06/772,695 patent/US4766431A/en not_active Expired - Fee Related
- 1985-09-05 EP EP85111248A patent/EP0176801B1/en not_active Expired - Lifetime
- 1985-09-05 CA CA000490021A patent/CA1237529A/en not_active Expired
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124827A (en) * | 1976-04-13 | 1977-10-20 | Nec Corp | Semiconductor memory unit |
| JPS5447438A (en) * | 1977-09-21 | 1979-04-14 | Mitsubishi Electric Corp | Control system for scratch memory |
| JPS54116846A (en) * | 1978-03-03 | 1979-09-11 | Toshiba Corp | Picture processing memory unit |
| JPS55132582A (en) * | 1979-04-04 | 1980-10-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | High speed semiconductor memory unit |
| JPS5817583A (ja) * | 1981-07-21 | 1983-02-01 | Hitachi Ltd | 二次元デ−タ記憶装置 |
| JPS58219639A (ja) * | 1982-06-14 | 1983-12-21 | Matsushita Electric Ind Co Ltd | 画像処理用バツフアメモリ装置 |
| JPS5975408A (ja) * | 1982-10-21 | 1984-04-28 | Victor Co Of Japan Ltd | 画素デ−タ蓄積用メモリ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231548A (ja) * | 1987-03-20 | 1988-09-27 | Hitachi Ltd | デ−タの書き込み方式 |
| JPS63271792A (ja) * | 1987-04-28 | 1988-11-09 | Nec Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0176801A2 (en) | 1986-04-09 |
| US4766431A (en) | 1988-08-23 |
| KR860002872A (ko) | 1986-04-30 |
| EP0176801A3 (en) | 1988-11-09 |
| DE3587750T2 (de) | 1994-05-19 |
| CA1237529A (en) | 1988-05-31 |
| DE3587750D1 (de) | 1994-03-24 |
| EP0176801B1 (en) | 1994-02-09 |
| KR900005297B1 (ko) | 1990-07-27 |
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