JPS60176094A - 画像メモリのアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、多層構成の画像メモリを、高速に、読み出し
、書き込む方式に係り、特に、画像メモリの各層に演算
装置を設は図形２画像を高速に処理する好適な多層構造
をなす画像メモリのアクセス装置に関する。

〔発明の背景〕

従来のカラー画像の表示制御装置を第１図と第２図を用
いて説明する。

第１図は、１画素Ｎビットのカラー情報をもつＮ層より
成る画像メモリ４０７，４０８，４０９を各層の画像メ
モリ単位に、マイクロプロセッサなどの制御装置４０１
がアクセスする方式を示したブロック図である。制御装
置４０１は、画像メモリのアドレス信号４０２により画
像メモリの１ワードを指定する。アドレス信号４０２の
一部は、データスイッチ４０６からのメモリコントロー
ルスイッチ４０５に入力され、制御装置４０１からのメ
モリコントロール信号４０３と、データライン４０４は
Ｎ層の画像メモリ４０７，４０８゜４０９のどれか一つ
に接続される。このように指定される１ワードデータは
、制御装置４０１のメモリコントロール信号４０３に従
って、読み出し書き込みが行なわれる。画像メモリ４０
７゜４０８，４０９のデータは、常時、ディスプレイコ
ン上ローラ４１０に読み出され、ＣＲＴなどの表示装置
４１１に表示さ九る。このようなメモリアクセズ方式で
は、一つの画素を書き込むために、画像メモリの層の数
、すなわちＮ回メモリアクセスを行なよなければならな
い。但し、１ワードを構成するビット数をＷとすると、
水平に並んだＭ画素は、やはり、Ｎ回のメモリアクセス
で行なえる。

第２図に、画像単位に画像メモリをアクセスする画像メ
モリの制御回路のブロック図を示す。

制御装置４０１から出るＮビットのデータライン４０４
は１画像メモリの各層〜４１２，４１３゜４１４に各々
−ビットずつ接続される。アドレス信号４０２は、画像
メモリの各層４１２，４１３゜４１４の一ビットを指定
し、そのＮビットの信号、即ち、一画素のデータに対し
、メモリコントロール信号４０３によって書き込み、又
は、読み出しを行なう。この様に画素単位ｌ；画像メモ
リをアクセスする方式は、直線を描画する時の様な場合
には、有効であるが、塗り潰しなどのラスタ一単位の処
理には向いていない。なぜならば、画像メモリ４１２，
４１３，４１４は通常ディスプレーコントローラ４１０
に読み出されるときは、複数画素分読み出され、表示装
置４１１に表示される。

従って、画像メモリの１つのプレーンに対し、実際には
データラインが１ビツトではなく、複数のビット存在し
、画像メモリのアクセス時には、その内、１ビツトしか
使用しないため、ラスク方向にメモリアクセスを行なう
時は、同じメモリアドレスを複数個アクセスすることに
なり効率が悪い。

〔発明の目的〕

本発明の目的は、各層の画像メモリに対し１つずつ複数
画素より成る画像データを保′持する手段を含む演算装
置を設け、画像メモリの各層が並列に画像データのリー
ド。変更、ライトを行なうことにより、画像メモリの層
の数が増えても画像メモリを変更する時間が増大しない
画像メモリのアクセス方式を提供するにある。

〔発明の概要〕

本発明の要点は、画像メモリの各層に演算装置を設け、
各層が並列に、画像データを処理し、演算装置は、リー
ドデータ及びライトデータを複数ビット保持するための
手段と、各層内の画像データの変更処理が、シフト処理
と論理演算で行なわれることから、シフトを行なう手段
と、論理演算を行なう手段とを備えることにある。

〔発明の実施例〕

以下、本発明の一実施例を第３図、第４図および第５図
により説明する。

第３図は、データ幅が８ビツトで１０２４画像メモリ１
０２４画素の二値画像を記憶する画像メモリ１と、画像
メモリ１の内容をビデオ信号１５１に変換する並列直列
変換器８から成り、第４図の画面メモリ１０１の構成を
示す。制御信号バス４１は、その内のリードライト信号
が、画像メモリｌを構成するメモリ素子のリードライト
端子に接続されている。

第４図は、本発明の画像メモリのアクセス方式を実現す
るための、カラー画像の表示装置の構成の一例を示す。

第４図で示した画像メモリ１０１と同一の構成から成る
画面メモリ１０２．・・・。

１ＯＮと、演算装置１１．１，１１２．・・・、１１Ｎ
との間は、各々８ビツト幅のローカルデータバス１２１
．１２２．・・・、１２Ｎで接続されている。

制御装置５と演算装置１１１，１１２．・・・ＩＩＮの
間は、８ビツトのデータバス２と、制御信号バス４１と
で結ばれている。データバス２は、その１ビツト目であ
る、データ入出力信号２１が１番目の演算装置１１１に
、２ビツト目が２番目の濱ＩＥ＆装置にと、順次、８ビ
ツト目が８番の演算装置に接続されている。Ｎが９以上
の場合、Ｎビット目のデータは、（Ｎｍｏｄ　８　）ビ
ット目の演算装置に接続される。

第５図は、第４図第１番目の演算装置１１１の構成を示
す図で、第２番目から第Ｎ番目までの演算装置１１２．
・・・、１１Ｎも同一の構成となっている。演算装置ｔ
　１１は、ローカルデータバス１２１上の８ビツトのデ
ータをラッチする第一のレジスタ２０２と、第１のレジ
スタ２０２の内容をラッチする第二のレジスタ２０３と
、これらの１６ビツトデータを、０から１５ビツトシフ
トして下位８ピッＩ−を出力するバレルシフタ２０４と
、このバレルシフタ２０４の出力とローカルデータバス
１２１上のデータをラッチする第三のレジスタ２０８と
の論理演算を行なう演算器２０５と。

その論理演算結果と、第三のレジスタ２０８の内容とを
、ビット単位で選択するマスクセレクト２０６と、マス
クセレクタ２０６の出力をラッチし、ローカルデータバ
ス１２１に、接続される第四のレジスタ２０７と、ロー
カルデータバス１２１と、データバス２とのインターフ
ェースを取る第五の双方向レジスタ２０１から成る。第
五の双方向レジスタ２０１は、１ビツトのデータ入出力
信号２１をラッチする機能と、その１ビツトデータの“
０”　０１１＠によって、８ビツトの“ｏｏｏｏｏｏｏ
ｏ”が“１１１１１１１１”にデータ幅の伸張を行ない
、ローカルデータバス１２１に送出制御を行なう機能と
、ローカルデータバス１２１上の８ビツトのデータの内
１ビットをラッチする機能と、その１ビツトデータを、
データ入出力信号２１に送出制御を行なう機能とから成
り、これは、Ｄタイプのブリップフロップ２個と、８対
ｌのセレクタ１個と３ステータのバッファ９個により容
易に構成することができる。ところで制御信号パス４１
は、前述の画像メモリ１のリードライト信号１ビツトと
、データ入出力信号２１の１ビツトデータを第五の双方
向レジスタ２０１に取り込む信号１ビツトと取り込んだ
データを伸長してローカルデータバス１２１に送出制御
する信号１ビツトと、ローカルデータバス１２１の８ビ
ツトデータのうちどの１ビツトとを選択するかを決める
３ビツトデータと、その選択された１ビツトと、その１
ビツトデータを、 データ入出力信号２１に送出制御する信号１ビツトから
成る第五の双方向レジスタ２０１の計７ビツトの制御信
号２１３と、 第一のレジスタのラッチ信号２１０と。

第二のレジスタのラッチ信号２１１と、バレルシフタ２
０４のシフト数を制御する４ビツトの制御信号２１２と
、 演算器２０５とファンクシＥ　ン（ＴＴＬ　ＩＣ７４Ｌ
Ｓ１８１の論理演算モードに従う）を決める４ビツトの
制御信号２１４と、マスクセレクタ２０６の各入力のビ
ット単位の選択を制御する８ビツトの制御信号２１５と
、 第三のレジスタ２０８のラッチ信号２１７と。

第四のレジスタ２０７のラッチ信号１ビツトと、その取
り込まれているデータとをローカルデータバス１２１に
送出制御する信号１ビツトから成る計２ビットの第四の
レジスタ２０７の制御信号２４６と、から成る。これら
の制御信号パス４１のうち、制御信号２１３のうち、第
五の双方向レジスタ２０１のデータをローカルデータバ
ス１２１へ送出制御する信号と、ローカルデータバス１
２１上の８ビツトから１ビツトを選択する信号と、その
信号を第五の双方向レジスタ２０１へ取り込む信号、そ
して、ラッチ信号２１ｏ。

２１１．２１７および制御信号２１２，２１４゜２１５
．２１６は、各演算装置１１１，１１２゜・・・、ＩＩ
Ｎに全て共通に接続されている。また、制御信号パス４
１のうち、制御信号２１３のデータ入出力信号２１を、
第五の双方向レジスタ２０１に取り込む信号と、第五の
双方向１ノジスタ２０１の内容を、データ入出力信号２
１へ送出制御する信号とは、画面メモリ数Ｎが８以下の
時は、他の制御線と同様に、各演算装置１１１，１１２
゜・・・、１１Ｎに共通に接続される。Ｎが８を越えた
場合は、８ごとに、これらの２信号は（Ｎ−１／８＋１
を越えない最も大きい整数個に分割される。

すなわち、制御装置５が演算装置Ｉｌｌ、１１２゜・・
・ＩＩＮの第五の双方向レジスタをアクセスする場合、
データバス２が、８ビツトである）巳め、８個の第五の
双方向レジスタ単位にアクセスを行なうようにこれら制
御信号を分割する。以下では更丘上Ｎは８以下として説
明を行なう。

さて、第４図で画面メモリ１０１，１０２．・・・。

１ＯＮから、ビデオ信号１５１，１５１．・・・。

１５Ｎを読み出し、カラー変換回路１３によってカラー
ビデオ信号１４に変換し、カラーＣＲＴ６に、カラー画
像を表示する操作は以下の様に行う。

まず、画像メモリからのシリアルデータ１５１゜１５２
、・・・、１５Ｎは、ＣＲＴ制御装置７（詳細は、日立
マイクロコン′ピユータシステムデバイスデータブック
内のＨＤ　４６５０５の項を参照）からの表示アドレス
７１をセレクタ９を介し、画像メモリのアドレス信号９
１で、画像メモリに与え、読み出された各画面メモリの
画像データを並列直列変換器８によって直列データに変
換して得られる。

得られるＮビットデータは、１画素の色コードであり、
カラー変換回路１３に入力され、ＲＧＢのビデオ信号１
４に変換される。このビデオ信号１４と、ＣＲＴ制御装
置７から出力される周期信号７２がカラーＣＲＴ６に送
出され、カラー画像がＣＲＴ上に表示される。

以下に、制御装置５が、演算装置１１１゜１１２、・・
・、１１Ｎを介して、画面メモリ１０１゜１０２、・・
・、１ＯＮ内の画像メモリ１をアクセスする方式につい
て述べる。

まず、画像メモリのあるＮビットから成る１画素分の情
報をデータバス２にもってくるためには、制御装置５が
アドレスバス３に、読み出そうとする画素の含まれる画
像メモリのアドレスを送出し、アドレス選択信号４２を
アドレスバス３側に設定する。次に、制御信号２】３の
８ビツトデータからｌピッ１−を選択する３ビツトの信
号に、読み出そうと釘る画素が、読み出された８画素の
何番目かを設定し、上記制御信号２１３のローカルデー
タバス１２１からのデータを取り込むラッチ信号を与え
る。また同時に、制御４５号２１３のデータ入出力信号
２１への送出制御信号により、第五の双方向レジスタ２
０１に取り込んだ目的の画素情報がデータバス２に送出
される。

次４−、Ｎビットの画素情報を画面メモリ上のある点に
書き込むには、まず、制御装置５が、データバス２の上
に書き込もうとする画素情報を送出し、制御信号２１３
によって第五の双方向レジスタ２０１に取り込む、取り
込まれたｌピッ１−データは、８ピッ１−のデータに伸
長され同制御信号２１３によりローカルデータバス１２
１に送出され、制御信号２１０により第一レジスタ２０
２に取り込む。そして、バレルシフタの４ビツトの制御
信号２１２をシフト数Ｏとして演算器２０５の゛　一方
の入力が第一のレジスタ２０２と同じデータとなるよう
にする。一方、制御回路５は、目的の書き込む点の含ま
れる画像メモリ１のアドレスをアドレスバス３に与え、
アドレス選択信号４２をアドレスバス３側に設定し、画
像メモリのデータがローカルデータバス１２１に送出さ
れた時点でそのデータを第三のレジスタ２０８にラッチ
信号２１７により取り込む。この時、第五の双方向レジ
スタ２０１のローカルデータバスへの出力と、画像メモ
リの出力とが競合しなうように、制御装置５は、アドレ
ス選択信号４２．制御信号２１３を制御する。また、制
御装置５は、書き込む画素情報と、現在画像メモリにあ
る書き込もうとする点の画素情報とをどの様な論理で演
算するかを制御信号２１４で与え、書き込もうとする点
が、その点を含む画像メモリのアドレスに対応する８画
素の何番目にある分かを、８ビツトの情報でマスクセレ
クタ２０６の制御信号２１５に与える。例えば、左から
２番目に、書き込む画素があるとすれば、制御信号２１
５は、２進数″’０１００００００”という信号となる
。さてマスクセレクタ２０６の出力が確定した後、制御
信号２１６によりマスクセレクタ２０６の出力が確定し
た後、制御信号２１６により、マスクセレクタ２０６の
出力を第４のレジスタに取り込み、ローカルデータバス
１２１に取り込んだデータを送出する。制御装置５は、
制御信号バス４１にリードライト信号をライトすること
により、書き込もうとした点に、与えた画素情報と、書
き込まれる前にあった画素情報との論理演算結果が書き
込まれる。この処理で制御信号２１５を適当に変えるこ
とにより、最大８画素まで、同一画像情報を書き込むこ
とも可能である。

次に１画像メモリ上に水平方向に並んだ任意の８画素を
、画像メモリの１つのアドレスに対して指定される８画
素に各画素ごとに論理演算を施こして転送する方式につ
いて述べる。まず、転送される８画素は、２ワードのま
たがり二つのアドレスで指定されるがら画面上で左側の
１ワードのあるアドレスを、ソースアドレスと呼ぶ。一
方、転送される先の８画素のアドレスをデスティネイシ
ョンアドレスと呼ぶ。

制御装置５は、はじめに、ソースアドレスをアドレスバ
ス３に送出し、アドレス選択信号４２をアドレスバス３
側に設定する。ソースアドレスに対応した画像メモリの
データがローカルデータバス２１１に送出された所で、
ラッチ信号２１０により第１のレジスタ２１０に、画像
データを取り込む。これと同時に、制御装置５は、アド
レスバス３に、ソースアドレスに１を加えた（画面上で
（右側の）アドレスを送出する。

ソースアドレスに１を加えたアドレスの画像メモリのデ
ータが、ローカルデータバス１２１に送出された所でラ
ッチ信号２１１とラッチ信号２１０により、第一のレジ
スタ２０２の内容を、第二のレジスタ２０３にラッチす
ると同時にローカルデータバス１２１上のデータを、第
一のレジスタ２０２に取り込む。次に、制御装置５は、
制御信号２１２に、転送される８画素の一番左の画素が
、ソースアドレスの８画素の左から何番目にあるかを二
進数が表わした値を４ビツトの信号として与える。また
、制御信号２１４には、どのような論理演算を行なうか
を設定する。次に、制御装置５は、アドレスバス３にデ
ステイネイションアドレスを与え、ローカルデータバス
１２１に画像メモリのデータが送出された所で、制御信
号２１７により第三のレジスタ２０８に取り込む。

制御信号２１５を全て゛１″にし、演算器２０５の出力
をすべてマスクセレクタ２０６の出力とするように設定
し、バレルシフタ２０４の出力と、第三のレジスタ２０
８の論理演算結果が、第四のレジスタ２０７の入力とし
て確定した後、制御信号２１６により第四のレジスタに
、マスクセレクタの出力を取り込むと同時に、ローカル
データバスに送出する。そして、制御信号バス４１のリ
ードライト信号をライトにすることにより、画像メモリ
上のソースアドレスと、ソースアドレスに１を加えたア
ドレスの連続する十六画素のうちの任意の連続したへ画
素の画像データを、転送する前にデステイネイションア
ドレスに在った８画素の画像データと論理演算を施こし
た結果が、デステイネイションアドレスに書き込まれる
。この処理で、マスクセレクタ２０６の制御信号２１５
にマスク情報を与えることにより、マスクのかかった画
像の転送を行なうことができる。

このように本実施例によれば、画面メモリごとに、演算
装置を備え、それらが全て並列に単一画像メモリ１をア
クセスすることによって、・第４図の従来の方式に比べ
画面メモリの数倍高速な処理が行なえ、第２図に示した
方式に比べ８倍高速となる。また、演算装置に転送元の
画素情報を保持する。第一と第二のレジスタ及び、それ
らを任意のビット数シフトするバレルシフタと、転送先
の画素情報を保持する第三のレジスタと、バレルシフタ
の出力と、第三のレジスタとの論理演算を行なう演算器
、演算器の出力と、第三のレジスタとをビット単位に選
択できるマスクセレクタと、転送する画素情報を保持す
る第四のレジスタを持つことにより１画像メモリ内の画
像の転送が著しく高速となる。

〔発明の効果〕

本発明によれば、多層構造の画像メモリの各画面メモリ
に対し、一つずつ演算装置を持ことにより、各層並列に
水平方向の複数画素で構成される画像データのリード、
変更、ライトが行なえるので、画像メモリの層が増えて
も、画像メモリ内の画像情報を変更する処理時間が一定
となる。

【図面の簡単な説明】

第１図は画像メモリの層別にワード単位にアクセスする
表示制御装置のブロック図、第２図は、１画素単位に画
像メモリをアクセスする表示制御装置のブロック図、第
３図は本発明の一実施例のカラー画像の表示制御装置の
１枚の画面メモリの構成図、第４図は本発明の一実施例
のカラー画像の表示制御装置の構成図、第５図は演算装
置のブロック図である。 ｌ・・・画面メモリ、２・・・データバス、３・・・ア
メドレスバス、４１・・・制御信号バス、４２・・・ア
ドレス選択信号、５・・・制御装置、６・・・カラーＣ
ＲＴ、７・・・ＣＲＴ制御回路、７１・・・表示アドレ
ス、７２・・・同期信号、８・・・並列直列変換器、９
・・・セレクタ、１０１．１０２．・・・、１ＯＮ・・
・第１から第Ｎ番目の画面メモリ、１１１，１１２．・
・・、ＩＩＮ・・・第１から第Ｎ番目の演算装置、１３
・・・カラー変換回路、２０４・・・バレルシフタ、２
０５・・・演算器、２０６−・・セレクタ、２０７，２
０８，２１０゜２１１・・・レジスタ、４０１・・・メ
モリ制御装置、４０２・・・アドレス信号、４０３・・
・メモリコントロール信号、４０４・・・データライン
、４０７゜４０８．４０９，４１２，４１３，４１４・
・・画像、（−１１−ＩＪ、４１０・・・ディスブレス
コントローラ、４１１・・・ＣＲＴ。 代理人　弁理士　高橋明夫 垢１０ も２０ １４ 拓３０ １５１ 拓４０

Claims (1)

1. 【特許請求の範囲】 １、カラーの画像データを記憶する多層構造の画像メモ
   リと、この画像メモリをラスタ一方向に順゛　次読み出
   し、表示装置に送出する手段と、前記画像メモリのアド
   レスを発生し、前記画像メモリの読み出し、書き込みを
   制御する制御装置から成るカラー画像の表示制御装置に
   おいて。 前記画像メモリと、前記画像メモリの読み出し。 書き込みを制御する前記制御装置の間に、複数画素で構
   成される前記画像データを保持する手段と。 前記画像データをシフトする手段と前記画像データを論
   理演算する手段とから成る演算装置を、前記画像メモリ
   の各層に一つずつ設けたことを特徴とする画像メモリの
   アクセス装置・