JPS6165649A - 通信制御方式 - Google Patents
通信制御方式Info
- Publication number
- JPS6165649A JPS6165649A JP59187489A JP18748984A JPS6165649A JP S6165649 A JPS6165649 A JP S6165649A JP 59187489 A JP59187489 A JP 59187489A JP 18748984 A JP18748984 A JP 18748984A JP S6165649 A JPS6165649 A JP S6165649A
- Authority
- JP
- Japan
- Prior art keywords
- packet
- control
- link level
- command
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はパケット交換システムにおける網と端末との間
のデータ伝送制御に関し、特に斯かる制御を実現する九
めの通信制御方式に関する。
のデータ伝送制御に関し、特に斯かる制御を実現する九
めの通信制御方式に関する。
（従来の技術）
従来、この種の通信制御装置はパケットレベルおよびそ
れ以上のレベルの処理を行うためのプロセサ部と、リン
クレベルの処理を行う念めのリンクレベル制御部とによ
多構成され、リンクレベル制御部よりはリンクレベルプ
ロトコル処理機能の他に送受信データをプロセサ部へ転
送するためのチャネル機能、ならびにデータを回線へ送
受信するための回線制御機能を含んでいた。
れ以上のレベルの処理を行うためのプロセサ部と、リン
クレベルの処理を行う念めのリンクレベル制御部とによ
多構成され、リンクレベル制御部よりはリンクレベルプ
ロトコル処理機能の他に送受信データをプロセサ部へ転
送するためのチャネル機能、ならびにデータを回線へ送
受信するための回線制御機能を含んでいた。
第３図は、従来方式による通信制御方式全実現するため
の一実施例を示すブロック図である。第３図においてプ
ロセサ部１はプロセサユニット１１とメインメモリ１２
とによ多構成され、リンクレベル制御部２はメモリアク
セス制御部２１と。
の一実施例を示すブロック図である。第３図においてプ
ロセサ部１はプロセサユニット１１とメインメモリ１２
とによ多構成され、リンクレベル制御部２はメモリアク
セス制御部２１と。
マイクロコントローラ２２と１回線制御部２３とによ）
構成されている。
構成されている。
プロセサ部１からリンクレベル制御部２の制御はメイン
メモリ１２の内部にチャネルコマンドを設定し、リンク
レベル制御部２がメインメモリ１２からチャネルコマン
ドを読取って実行することによシ行われる。送受信デー
タのリンクレベル制御部２とプロセサ部１との間の転送
はチャネルコマンドにしたがって、リンクレベル制御部
２がメインメモリ１２にアクセスすることによって行わ
れる。
メモリ１２の内部にチャネルコマンドを設定し、リンク
レベル制御部２がメインメモリ１２からチャネルコマン
ドを読取って実行することによシ行われる。送受信デー
タのリンクレベル制御部２とプロセサ部１との間の転送
はチャネルコマンドにしたがって、リンクレベル制御部
２がメインメモリ１２にアクセスすることによって行わ
れる。
以上の動作については公知であるので、詳細な説明は省
略する。リンクレベル制御部２がこれらの機能を実現す
るにはチャネルコマンドの読取９と解釈、送受信アドレ
スの算出、ならびにコマンド実行終了の監視が必要であ
るが、これらはマイクロコントローラ２２のソフトウェ
アにより実現されている。メモリアクセス制御部２１は
マイクロコントローラ２２からのメモリアクセス指示に
したがって、メインメモリ１２に対する書込み／読出し
動作全行うための回路である。
略する。リンクレベル制御部２がこれらの機能を実現す
るにはチャネルコマンドの読取９と解釈、送受信アドレ
スの算出、ならびにコマンド実行終了の監視が必要であ
るが、これらはマイクロコントローラ２２のソフトウェ
アにより実現されている。メモリアクセス制御部２１は
マイクロコントローラ２２からのメモリアクセス指示に
したがって、メインメモリ１２に対する書込み／読出し
動作全行うための回路である。
（発明が解決しようとする問題点）
斯かる構成のため、従来技術によればマイクロコントロ
ーラ２２の処理能力がリンクレベル制御部２の最大処理
能力を制限することになっていた。
ーラ２２の処理能力がリンクレベル制御部２の最大処理
能力を制限することになっていた。
特に、回線側で短いフレームが連続して送受信される場
合、ならびにチャネルコマンドが短いバッファをチェイ
ンデータにより連結するように指示している場合には、
マイクロコントローラ２２は回線制御部２３との間のデ
ータの送受信、リンクレベルプロトコル制御、送受信デ
ータのメインメモリ１２への書込み／読出し、およびメ
インメモリ１２からのチャネルコマンドの読出しでは、
オーバーランやアンダーランが発生しないようにして実
行しなければならず、最悪の条件では回線速度６４ｋｂ
ｐｓ程度が限界であった。
合、ならびにチャネルコマンドが短いバッファをチェイ
ンデータにより連結するように指示している場合には、
マイクロコントローラ２２は回線制御部２３との間のデ
ータの送受信、リンクレベルプロトコル制御、送受信デ
ータのメインメモリ１２への書込み／読出し、およびメ
インメモリ１２からのチャネルコマンドの読出しでは、
オーバーランやアンダーランが発生しないようにして実
行しなければならず、最悪の条件では回線速度６４ｋｂ
ｐｓ程度が限界であった。
本発明の目的は、チャネルコマンドに一部制約を設ける
と共にリンクレベル制御部の制御方式を変更することに
よって上記欠点を除去し、より高速のデータ伝送が可能
になるように構成した通信制御方式を提供することにあ
る。
と共にリンクレベル制御部の制御方式を変更することに
よって上記欠点を除去し、より高速のデータ伝送が可能
になるように構成した通信制御方式を提供することにあ
る。
（問題点を解決するための手段）
本発明による通信制御方式はプロセサ部と、リンクレベ
ル制御部とを具備して構成することによシ実現したもの
である。
ル制御部とを具備して構成することによシ実現したもの
である。
プロセサ部は、パケット交換端末と網と９間のデータ伝
送制御においてパケットレベル、およびそれ以上のレベ
ルの処理を行うためのものである。
送制御においてパケットレベル、およびそれ以上のレベ
ルの処理を行うためのものである。
リンクレベル制御部は、ＤＭ人によ少プロセサ部に格納
されているコマンドにアクセスすることによシ送受信デ
ータの格納場所を知ることができ、リンクレベルの処理
を行うためのものである。
されているコマンドにアクセスすることによシ送受信デ
ータの格納場所を知ることができ、リンクレベルの処理
を行うためのものである。
本発明においては、リンクレベル制御部は制御メモリと
、マイクロプロセサとを具備して構成したものである。
、マイクロプロセサとを具備して構成したものである。
制御メモリは固定長のコマンドヲ、あらかじめ定められ
た順序で固定エリアに格納するためのもので、固定長バ
ッファを備えたものである。
た順序で固定エリアに格納するためのもので、固定長バ
ッファを備えたものである。
マイクロプロセサは、フレームの受信に対してコマンド
の読出しが間に合わないときには前のコマンドの受信エ
リアを仮住用すると共に、制御メそりを使用してリンク
レベルの処理を進めるためのものである。
の読出しが間に合わないときには前のコマンドの受信エ
リアを仮住用すると共に、制御メそりを使用してリンク
レベルの処理を進めるためのものである。
（実施例）
次に、本発明の一実施例について図面を参照して詳細に
説明する。
説明する。
第１図は、本発明による通信制御方式を実現するための
一実施例を示すブロック図である。第１図において１は
プロセサ部、２はリンクレベル制御部、１１はプロセサ
ユニット、１２はメインメモリ、２１はメモリアクセス
制御部、２２１はマイクロプロセサ、２２２は制御メモ
リ、２３は回線制御部である。第１図に示す構成によっ
て実現される通信制御方式において、メインメモリ１２
上に準備されるチャネルコマンドは、第２図に示すよう
に順序が固定され、固定長のコマンドから成り、最後の
コマンドから再び先頭に制御が戻るように形成されてい
る。
一実施例を示すブロック図である。第１図において１は
プロセサ部、２はリンクレベル制御部、１１はプロセサ
ユニット、１２はメインメモリ、２１はメモリアクセス
制御部、２２１はマイクロプロセサ、２２２は制御メモ
リ、２３は回線制御部である。第１図に示す構成によっ
て実現される通信制御方式において、メインメモリ１２
上に準備されるチャネルコマンドは、第２図に示すよう
に順序が固定され、固定長のコマンドから成り、最後の
コマンドから再び先頭に制御が戻るように形成されてい
る。
第２図では特に図示していないが、チャネルコマンドの
なかには受信バッファ長を示すエリアは存在しなく、受
信バッファ先頭番地を示すエリアが存在する。受信バッ
ファ長は、最大パケット長に等しく固定している。例え
ば、最大パケット長ｋ １２８ ＋ ｎ （ｎはパケッ
トヘッダ長）として、回線ごとに固定した値とするが、
異なった回線間で異なることは可能である。
なかには受信バッファ長を示すエリアは存在しなく、受
信バッファ先頭番地を示すエリアが存在する。受信バッ
ファ長は、最大パケット長に等しく固定している。例え
ば、最大パケット長ｋ １２８ ＋ ｎ （ｎはパケッ
トヘッダ長）として、回線ごとに固定した値とするが、
異なった回線間で異なることは可能である。
レベル４以上の情報を含まない短騒パケットが連続する
と、リンクレベル制御部２の制御の中心であるマイクロ
コントロールの処理が追いつかなくなり、メインメモリ
上のチャネルコマンドの読出しができずに受信データの
処理ができなくなる。
と、リンクレベル制御部２の制御の中心であるマイクロ
コントロールの処理が追いつかなくなり、メインメモリ
上のチャネルコマンドの読出しができずに受信データの
処理ができなくなる。
しかし、本発明によるマイクロプロセサ２２１には制御
メモＩ７２２２ ｅ備え、前のパケットの受信に使用さ
れたチャネルコマンドの受信バッファの空エリアを一時
的な受信バケツ）Ｏ一時記憶部として使用する制御機能
を有している。したがって、その後のレベル４以上の情
報金倉み、パケット長の長いパケット金受信している間
には、前のパケットに対応するチャネルワードを読取り
、それにしたがって一時的に記憶していたパケットヘッ
ダを本来のメインメモリ１２上の受信バッファエリアに
格納するものである。
メモＩ７２２２ ｅ備え、前のパケットの受信に使用さ
れたチャネルコマンドの受信バッファの空エリアを一時
的な受信バケツ）Ｏ一時記憶部として使用する制御機能
を有している。したがって、その後のレベル４以上の情
報金倉み、パケット長の長いパケット金受信している間
には、前のパケットに対応するチャネルワードを読取り
、それにしたがって一時的に記憶していたパケットヘッ
ダを本来のメインメモリ１２上の受信バッファエリアに
格納するものである。
（発明の効果）
本発明は以上説明したように、チャネルコマンドに一部
制約を設けると共にリンクレベル制御部の制御方式を変
更すること（でよって、受信側のオーパラン確率が減少
し、回線の高速化に対処しりると云う効果がある。
制約を設けると共にリンクレベル制御部の制御方式を変
更すること（でよって、受信側のオーパラン確率が減少
し、回線の高速化に対処しりると云う効果がある。
第１図は、本発明による通信制御方式を実現するための
一実施例を示すブロック図である。 第２図は、第１図に示す実施例によって実行されるチャ
ネルコマンドの一例を示す概念図である。 第３図は、従来技術による通信制御方式を実現するため
の実例を示すブロック図である。 １・−・プロセサ部 ２・・・リンクレベル制御部 １１・嗜・プロセサユニット １２・・・メインメモリ ２１・・・メモリアクセス制御部 ２２＠・−マイクロコントローラ ２２１・・・マイクロプロセサ ２２２＠・・制御メ七す −２３−・−＠ＩＮ制御部
一実施例を示すブロック図である。 第２図は、第１図に示す実施例によって実行されるチャ
ネルコマンドの一例を示す概念図である。 第３図は、従来技術による通信制御方式を実現するため
の実例を示すブロック図である。 １・−・プロセサ部 ２・・・リンクレベル制御部 １１・嗜・プロセサユニット １２・・・メインメモリ ２１・・・メモリアクセス制御部 ２２＠・−マイクロコントローラ ２２１・・・マイクロプロセサ ２２２＠・・制御メ七す −２３−・−＠ＩＮ制御部
Claims (1)
- パケツト交換端末と網との間のデータ伝送制御において
パケツトレベル、およびそれ以上のレベルの処理を行う
ためのプロセサ部と、ＤＭＡにより前記プロセサ部に格
納されているコマンドにアクセスすることにより送受信
データの格納場所を知ることができ、リンクレベルの処
理を行うためのリンクレベル制御部とを具備し、前記リ
ンクレベル制御部が固定長のコマンドをあらかじめ定め
られた順序で固定エリアに格納するための固定長バツフ
アを備えた制御メモリと、フレームの受信に対してコマ
ンドの読出しが間に合わないときには前のコマンドの受
信エリアを仮使用すると共に、前記制御メモリを使用し
て前記リンクレベルの処理を進めるためのマイクロプロ
セサとを具備して構成することにより実現したことを特
徴とする通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187489A JPS6165649A (ja) | 1984-09-07 | 1984-09-07 | 通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59187489A JPS6165649A (ja) | 1984-09-07 | 1984-09-07 | 通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165649A true JPS6165649A (ja) | 1986-04-04 |
Family
ID=16206959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59187489A Pending JPS6165649A (ja) | 1984-09-07 | 1984-09-07 | 通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42085E1 (en) | 1997-10-01 | 2011-02-01 | Newire, Inc. | Flat surface-mounted multi-purpose wire |
-
1984
- 1984-09-07 JP JP59187489A patent/JPS6165649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42085E1 (en) | 1997-10-01 | 2011-02-01 | Newire, Inc. | Flat surface-mounted multi-purpose wire |
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