JPS6260043A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS6260043A JPS6260043A JP60198451A JP19845185A JPS6260043A JP S6260043 A JPS6260043 A JP S6260043A JP 60198451 A JP60198451 A JP 60198451A JP 19845185 A JP19845185 A JP 19845185A JP S6260043 A JPS6260043 A JP S6260043A
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- JP
- Japan
- Prior art keywords
- computer
- packet
- transmission
- control device
- communication means
- Prior art date
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- Pending
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、パケット形式のデータ伝送を行ない、処理効
率を上げるとともに伝送速度の高速化を図るようにした
通信制御装置に関するものである。
率を上げるとともに伝送速度の高速化を図るようにした
通信制御装置に関するものである。
（従来の技術及びその問題点）
従来のこの種の通信制御装置の構成例を第３図及び第４
図にそれぞれ示す。ここでは、コンピュータ間の通信手
段として共有メモリを使用した例をあげている。
図にそれぞれ示す。ここでは、コンピュータ間の通信手
段として共有メモリを使用した例をあげている。
第３図によれば、１個の共有メモリ３５ｔこよシパケッ
トの情報部と該パケットの送受信制御情報を一体として
管理する方式であシ〜、回路的には簡単な構成であるが
、処理効率および伝送速度には限度があった。
トの情報部と該パケットの送受信制御情報を一体として
管理する方式であシ〜、回路的には簡単な構成であるが
、処理効率および伝送速度には限度があった。
また、第４図によれば、通信制御装置内のマイクロコン
ピユータを機能分割し、 ＣＰＵ ４２により、パケッ
トの伝送制御手順等のプロトコルを制御し、ＣＰＵ ４
３により、通信制御回路５１を制御してノセケットの送
受信を実行する方式である。この場合は、機能分割され
た分だけ通信制御装置としての処理効率及び伝送速度の
点で改善されてはいるがパケットの情報部が長くなれば
それに比例してＣＰＵ間でのパケットの受は渡し、即ち
、ノソケットの共有メモリ４７と共有メモリ４８との転
送に長い時間を必要とする。ＣＰＵはこの転送に１００
％時間を占有されてしまうことになυ、処理効率の上で
ネックとなっていた。
ピユータを機能分割し、 ＣＰＵ ４２により、パケッ
トの伝送制御手順等のプロトコルを制御し、ＣＰＵ ４
３により、通信制御回路５１を制御してノセケットの送
受信を実行する方式である。この場合は、機能分割され
た分だけ通信制御装置としての処理効率及び伝送速度の
点で改善されてはいるがパケットの情報部が長くなれば
それに比例してＣＰＵ間でのパケットの受は渡し、即ち
、ノソケットの共有メモリ４７と共有メモリ４８との転
送に長い時間を必要とする。ＣＰＵはこの転送に１００
％時間を占有されてしまうことになυ、処理効率の上で
ネックとなっていた。
本発明は、上記従来技術の問題点を解決するもので、処
理効率及び伝送速度の向上を図るようにした通信制御装
置を提供することを目的とする。
理効率及び伝送速度の向上を図るようにした通信制御装
置を提供することを目的とする。
（問題点を解決するための手段）
上記目的を達成するためにホストコンピュータとしての
第１のコンピュータと、伝送制御手順等のプロトコルを
実行する第２のコンピュータと、パケットの送受信を実
行する第３のコンピュータとヲ備え、第１のコンピュー
タと第２のコンピュータとの間、第２のコンピュータと
第３のコンピータとの間及び第１のコンピュータと第３
のコンピュータとの間にそれぞれ共有メモリを含む通信
手段を設けるものである。
第１のコンピュータと、伝送制御手順等のプロトコルを
実行する第２のコンピュータと、パケットの送受信を実
行する第３のコンピュータとヲ備え、第１のコンピュー
タと第２のコンピュータとの間、第２のコンピュータと
第３のコンピータとの間及び第１のコンピュータと第３
のコンピュータとの間にそれぞれ共有メモリを含む通信
手段を設けるものである。
（作用）
上記構成によれば、ホストコンピュータと送受信用コン
ピュータとの間の通信手段に設けた共有メモリニノぐケ
ラトの情報部を格納することにより、共有メモリ間の・
ぐケラト情報部の転送が不要となり、処理効率の向上、
伝送速度の高速化を図ることができる。
ピュータとの間の通信手段に設けた共有メモリニノぐケ
ラトの情報部を格納することにより、共有メモリ間の・
ぐケラト情報部の転送が不要となり、処理効率の向上、
伝送速度の高速化を図ることができる。
（実施例）
以下図面により実施例を詳細に説明する。
第１図は、本発明の一実施例を示したものであシ、第４
図の従来例に共有メモリ９を含む通信手段Ｃが追加され
た形になっている。
図の従来例に共有メモリ９を含む通信手段Ｃが追加され
た形になっている。
本図にもとづき、・９ケラト送信時の制御方法について
説明する。
説明する。
（１） ホストコンピュータで生成された送信／？パ
ケット情報部を共有メモリ９に格納するとともに、該パ
ケットとの対応関係を示す情報および該７４ケツトの送
信にかかわる制御情報を共有メモリ７に格納する。。
ケット情報部を共有メモリ９に格納するとともに、該パ
ケットとの対応関係を示す情報および該７４ケツトの送
信にかかわる制御情報を共有メモリ７に格納する。。
（２） このときの共有メモリ７および９における使
用方法を第２図に例示する。共有メモリ７のコマンドコ
ードは、ホストコンピュータが通信制御装置に対して与
える指示内容を設定するものであシ、通信制御装置の初
期化およびその閉塞、ノＪ？ケットノ送信などが考えら
れる。送信パケットアドレスは、共有メモリ９に格納さ
れた送信ノ４ケットの情報部のアドレスである。送信結
果データは、パケッとを送信し終った結果が設定され、
ホストコンピュータに逆通知するためのものである。Ｈ
ＤＬＣアドレスフィールドおよびコントロールフィール
ドは、 ＨＤＬＣ形式（ハイレベルデータリンク制御手
順）のパケッとを送信する場合の例であり、ＣＰＵ２に
よって設定される。共有メモリ９の送信データ長は、送
信パケットの情報部の長さを示す。作業エリア１および
２は、送信・ぐケラトの情報部に付加するＨＤＬＣのヘ
ッダ、即ち、共有メモリ７Ｖｃ設定されているアドレス
フィールドおよびコントロー 、Ｉ＋／ フィールドを
パケット送信時に設定し、 ＨＤＬＣの情報フレームを
連続したメモリ空間上に形成するためのエリアである。
用方法を第２図に例示する。共有メモリ７のコマンドコ
ードは、ホストコンピュータが通信制御装置に対して与
える指示内容を設定するものであシ、通信制御装置の初
期化およびその閉塞、ノＪ？ケットノ送信などが考えら
れる。送信パケットアドレスは、共有メモリ９に格納さ
れた送信ノ４ケットの情報部のアドレスである。送信結
果データは、パケッとを送信し終った結果が設定され、
ホストコンピュータに逆通知するためのものである。Ｈ
ＤＬＣアドレスフィールドおよびコントロールフィール
ドは、 ＨＤＬＣ形式（ハイレベルデータリンク制御手
順）のパケッとを送信する場合の例であり、ＣＰＵ２に
よって設定される。共有メモリ９の送信データ長は、送
信パケットの情報部の長さを示す。作業エリア１および
２は、送信・ぐケラトの情報部に付加するＨＤＬＣのヘ
ッダ、即ち、共有メモリ７Ｖｃ設定されているアドレス
フィールドおよびコントロー 、Ｉ＋／ フィールドを
パケット送信時に設定し、 ＨＤＬＣの情報フレームを
連続したメモリ空間上に形成するためのエリアである。
（３） ＣＰＵ ２は、共有メモリ７に設定されたコ
マンドコードに従って処理を行ない、その結果を共有メ
モリ８に設定し、共有メモリ９に格納されている送信・
ぐケラトの情報部との対応関係を保ったままＣＰＵ ３
に処理依頼する。、共有メモリ８の構成は、共有メモリ
７と基本的に同一でよい。
マンドコードに従って処理を行ない、その結果を共有メ
モリ８に設定し、共有メモリ９に格納されている送信・
ぐケラトの情報部との対応関係を保ったままＣＰＵ ３
に処理依頼する。、共有メモリ８の構成は、共有メモリ
７と基本的に同一でよい。
（４）、 ＣＰＵ ３は、共有メモリ８に格納されて
いる制御情報に従って共有メモリ９に格納されている送
Ｍ）４ケツトの情報部をダイレクトメモリアクセス（Ｄ
ＭＡ ）制御方式によって、通信制御回路１４を経由し
て直接パケッとを回線に送出する。
いる制御情報に従って共有メモリ９に格納されている送
Ｍ）４ケツトの情報部をダイレクトメモリアクセス（Ｄ
ＭＡ ）制御方式によって、通信制御回路１４を経由し
て直接パケッとを回線に送出する。
以上から明らかなように、送信パケットの情報部は、ホ
ストコンピュータによって共有メモリ９に一旦設定され
れば、通信制御装置内であらためてプログラム的にメモ
リ間を転送されることはない。このためＣＰＵ ２ 、
ＣＰＵ ３は本来の制御のために１００％使用が可能
となる。
ストコンピュータによって共有メモリ９に一旦設定され
れば、通信制御装置内であらためてプログラム的にメモ
リ間を転送されることはない。このためＣＰＵ ２ 、
ＣＰＵ ３は本来の制御のために１００％使用が可能
となる。
・ぐケラト受信時については、上記送信時と逆の手順で
実行される。
実行される。
（発明の効果）
以上説明したように、本発明によれば、送受信／ぐケク
トについて、通信制御装置内でプログラム制御によって
マイクロコンピュータ間の受は渡しをする必要がないた
め、マイクロコンピュータの負荷低減と処理効率の向上
を図ることができ、併せて伝送速度の向上をも可能にす
るものである。
トについて、通信制御装置内でプログラム制御によって
マイクロコンピュータ間の受は渡しをする必要がないた
め、マイクロコンピュータの負荷低減と処理効率の向上
を図ることができ、併せて伝送速度の向上をも可能にす
るものである。
第１図は、本発明の一実施例の概略ブロック図、第２図
は共有メモリの使用方法を説明する図、第３図、第４図
は、それぞれ従来例の概略ブロック図である。 １．２．３・・・ＣＰＵ、４．５１６・・・ＲＯＭ ／
ＲＡＭ 。 ７．８．９・・・共有メモリ、１０，１１，１２・・・
競合制御回路、１３・・・ＤＭＡ制御回路、１４・・・
通信制御回路、１５，１６，１７・・・パス。 第２図
は共有メモリの使用方法を説明する図、第３図、第４図
は、それぞれ従来例の概略ブロック図である。 １．２．３・・・ＣＰＵ、４．５１６・・・ＲＯＭ ／
ＲＡＭ 。 ７．８．９・・・共有メモリ、１０，１１，１２・・・
競合制御回路、１３・・・ＤＭＡ制御回路、１４・・・
通信制御回路、１５，１６，１７・・・パス。 第２図
Claims (1)
- 【特許請求の範囲】 ホストコンピュータに接続し、パケット伝送を行なうた
めの通信制御装置において、 ホストコンピュータとしての第１のコンピュータと、伝
送制御手順等のプロトコルを実行する第２のコンピュー
タと、通信制御回路を制御してパケットの送受信を実行
する第３のコンピュータとを備え、 第１のコンピュータと第２のコンピュータとの間に通信
手段Ａを、第２のコンピュータと第３のコンピュータと
の間に通信手段Ｂを、第１のコンピュータと第３のコン
ピュータとの間に通信手段Ｃをそれぞれ設け、 送信するパケットの情報部または受信したパケットの情
報部を通信手段Ｃにより伝達し、該パケットとの対応関
係を示す情報および該パケットの送受信にかかわる制御
情報を通信手段Ａと通信手段Ｂにより伝達することによ
り、パケットの送受信のための制御情報とパケットの情
報部とを別個に管理することを特徴とする通信制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198451A JPS6260043A (ja) | 1985-09-10 | 1985-09-10 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198451A JPS6260043A (ja) | 1985-09-10 | 1985-09-10 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260043A true JPS6260043A (ja) | 1987-03-16 |
Family
ID=16391320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198451A Pending JPS6260043A (ja) | 1985-09-10 | 1985-09-10 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260043A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118621U (ja) * | 1988-02-05 | 1989-08-10 | ||
| JPH0227918A (ja) * | 1988-07-14 | 1990-01-30 | Kubota Ltd | 藺草ハーベスタ |
| JPH0385652A (ja) * | 1989-08-30 | 1991-04-10 | Nec Corp | 遠隔制御装置 |
| JPH05173992A (ja) * | 1991-12-19 | 1993-07-13 | Fujitsu Ltd | 他プロセッサからのデータ読出し制御方式 |
| JPH0725718U (ja) * | 1994-09-12 | 1995-05-16 | 株式会社クボタ | 藺草ハーベスタ |
-
1985
- 1985-09-10 JP JP60198451A patent/JPS6260043A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118621U (ja) * | 1988-02-05 | 1989-08-10 | ||
| JPH0227918A (ja) * | 1988-07-14 | 1990-01-30 | Kubota Ltd | 藺草ハーベスタ |
| JPH0385652A (ja) * | 1989-08-30 | 1991-04-10 | Nec Corp | 遠隔制御装置 |
| JPH05173992A (ja) * | 1991-12-19 | 1993-07-13 | Fujitsu Ltd | 他プロセッサからのデータ読出し制御方式 |
| JPH0725718U (ja) * | 1994-09-12 | 1995-05-16 | 株式会社クボタ | 藺草ハーベスタ |
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