JPS6167255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6167255A JPS6167255A JP59189146A JP18914684A JPS6167255A JP S6167255 A JPS6167255 A JP S6167255A JP 59189146 A JP59189146 A JP 59189146A JP 18914684 A JP18914684 A JP 18914684A JP S6167255 A JPS6167255 A JP S6167255A
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- Japan
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- type
- forming
- impurity
- layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に集積注入論
理回路（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ。
理回路（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ。
以下Ｉ２Ｌという）と通常のバイポーラトランジスタと
金回−基板上に有する半導体装置の製造方法に関する。
金回−基板上に有する半導体装置の製造方法に関する。
（従来技術）
第２図は従来のＩ２Ｌ とバイポーラトランジスタと
共存した集積回路の構造断面図である。第２図において
、Ａ部はＩ２Ｌ と共存するバイポーラトランジスタ
部でありＢ部がＩ２Ｌ を構成している。すなわちｌ
はＰ型基板であり、２はＮ生型の第１埋込層、４はＮｕ
エピタキシャル層、５はＰ＋型の絶縁分離領域、６はＰ
型筒１ペース領域、７ａはＰ＋型インジェクタ領域、７
ｂはＰ＋型第２ペース領域、７ＣはＰ生型ベース領域、
８ａはＮ＋型エミッタコンタクト領域、８ｂはＮ生型コ
レクタ領域、８ＣはＮ中型エミッタ領域、８ｄは８塁コ
レクタコンタクト領域である。
共存した集積回路の構造断面図である。第２図において
、Ａ部はＩ２Ｌ と共存するバイポーラトランジスタ
部でありＢ部がＩ２Ｌ を構成している。すなわちｌ
はＰ型基板であり、２はＮ生型の第１埋込層、４はＮｕ
エピタキシャル層、５はＰ＋型の絶縁分離領域、６はＰ
型筒１ペース領域、７ａはＰ＋型インジェクタ領域、７
ｂはＰ＋型第２ペース領域、７ＣはＰ生型ベース領域、
８ａはＮ＋型エミッタコンタクト領域、８ｂはＮ生型コ
レクタ領域、８ＣはＮ中型エミッタ領域、８ｄは８塁コ
レクタコンタクト領域である。
これらの領域のうちＰ生型インジェクタ領域７ａとＮ型
エピタキシャル層４とＰ＋型第２ペース領域７ｂはそれ
ぞれＰＮＰ トランジスタのエミッタ。
エピタキシャル層４とＰ＋型第２ペース領域７ｂはそれ
ぞれＰＮＰ トランジスタのエミッタ。
ベース、コレクタとして働らき注入素子としての一極性
型の横型トランジスタを構成し、またＮｉエビタ中シャ
ル層４とＰ＋型第２ペース領域７ｂとＮ生型コレクタ領
域８ｂはＮＰＮ）ランジスタのエミッタ、ベース、コレ
クタとして働らき縦型逆動作トランジスタを柳成し、横
型トランジスタのコレクタと縦型逆動作トランジスタの
ベースが共通になっており、画素子でＩ２Ｌ ｔ−ｎ
成している。
型の横型トランジスタを構成し、またＮｉエビタ中シャ
ル層４とＰ＋型第２ペース領域７ｂとＮ生型コレクタ領
域８ｂはＮＰＮ）ランジスタのエミッタ、ベース、コレ
クタとして働らき縦型逆動作トランジスタを柳成し、横
型トランジスタのコレクタと縦型逆動作トランジスタの
ベースが共通になっており、画素子でＩ２Ｌ ｔ−ｎ
成している。
工
またＮ十紅ツタ領域８ＣとＰ生型ペース領域７ｃとＮ型
コレクタコンタクト領域でＮＰＮバイポーラトランジス
タｔ−構成している。
コレクタコンタクト領域でＮＰＮバイポーラトランジス
タｔ−構成している。
なお９は表面に形成された酸化膜、１０はインジェクタ
電極パターン、１１．１４はエミッタ電極パターン、１
２．１５はベース電極パターン、１３．１６はコレクタ
電極パターンである。
電極パターン、１１．１４はエミッタ電極パターン、１
２．１５はベース電極パターン、１３．１６はコレクタ
電極パターンである。
Ｉ２Ｌ は、製造工程が簡単で集積度が高く、かつ通
常のバイポーラ集積回路と共存できなど数多くの特命ヲ
有している、しかし従来のＩ２１． には次のような
欠点がおった。
常のバイポーラ集積回路と共存できなど数多くの特命ヲ
有している、しかし従来のＩ２１． には次のような
欠点がおった。
（１）逆動作ＮＰＮ）ランジスタの電流増幅率（以下β
ｕｐと記す）は通常のＮＰＮ）う／ジスタの電流増幅率
（以下ｈＦＩと記す）によυ決定され、βｕｐ を高
くするためにはｈ Ｆｌ ｔ−高く設定することにより
通常のＮＰＮトランジスタの耐圧（以下ＢＶＯＩＯと記
す）が低下してしまう。
ｕｐと記す）は通常のＮＰＮ）う／ジスタの電流増幅率
（以下ｈＦＩと記す）によυ決定され、βｕｐ を高
くするためにはｈ Ｆｌ ｔ−高く設定することにより
通常のＮＰＮトランジスタの耐圧（以下ＢＶＯＩＯと記
す）が低下してしまう。
（２１通常のＮＰＮ）ランジスタのＢＶａｇｏを確保す
るため（（エピタキシャル層濃度を小さくし逆動作ＮＰ
Ｎトランジスタのベース領域直下の笑効エピタキシャル
層厚（以下Ｗｅｐｉと記す）ｔ−大きくとる必慢があり
、この結果ホールの蓄積に依り動作速度が低下してしま
う。
るため（（エピタキシャル層濃度を小さくし逆動作ＮＰ
Ｎトランジスタのベース領域直下の笑効エピタキシャル
層厚（以下Ｗｅｐｉと記す）ｔ−大きくとる必慢があり
、この結果ホールの蓄積に依り動作速度が低下してしま
う。
以上のような欠点上なくすための対策として第３図の構
成が開発されている。第３図は従来の改良され主Ｉ２Ｌ
の断面図である。
成が開発されている。第３図は従来の改良され主Ｉ２Ｌ
の断面図である。
第３図に示すように、・逆動作ＮＰＮ ）ランジスタの
ベース領域に咬ず低濃度のＰ−ｐ５不純物を深く拡散し
、第１ペース領域６ｆｒ、形成し、次いで、第１ペース
領域に対し充分９度なＰ＋痘不純細物沙＜拡散し第２ペ
ース領域７ｂ’ｌ形成する。このように改良されたＩＬ
は従来の構成のものに比べ次のような利点ヲ宵する。
ベース領域に咬ず低濃度のＰ−ｐ５不純物を深く拡散し
、第１ペース領域６ｆｒ、形成し、次いで、第１ペース
領域に対し充分９度なＰ＋痘不純細物沙＜拡散し第２ペ
ース領域７ｂ’ｌ形成する。このように改良されたＩＬ
は従来の構成のものに比べ次のような利点ヲ宵する。
（１） 通常のＮ ＰＮ ｌ−ランジスタのｈＦｌと
独立に逆動作ＮＰＮトランジスタのβｕｐを高く制御で
きる。
独立に逆動作ＮＰＮトランジスタのβｕｐを高く制御で
きる。
（２）Ｗｅ ｐ ｉを小さくでき、動作速度を向上させ
ることができる。
ることができる。
（３） 逆動作ＮＰＮトランジスタの底面部金低濃度
ベース領域（第１ペース領域）で形成されているためエ
ミッタ・ベース接地容量が小さくでき、特に低を流にお
ける動作速度を向上することができる。
ベース領域（第１ペース領域）で形成されているためエ
ミッタ・ベース接地容量が小さくでき、特に低を流にお
ける動作速度を向上することができる。
以上のように、従来のエコＬ に比べ、すぐれた特性
を示すが、さらに高速化を狙う場合には限界が生じた。
を示すが、さらに高速化を狙う場合には限界が生じた。
その理由としてはＩ２Ｌ において、Ｗｅｐｉ ｔｌ
−できるだけ薄くし、通常のＮＰＮ トランジスタのＢ
Ｙ、ωを確保するプロセス条件において低濃度かつ深い
接合の逆動作ＮＰＮ）ランジスタの第１ペース領域を形
成する必要があり、Ｗｅｐｉさ０とすることができない
ためである。すなわち、第１ペース領域を埋込層に到達
させることができないため、逆動作ＮＰＮ）ランジスタ
の第１ベース領域底面のエミッタ・ベース接合容量によ
るホールの蓄積に依り高速化に限界があった。又βｕｐ
制御の上からも第１ベース領域を埋込層に到達させるこ
とが困難であった。
−できるだけ薄くし、通常のＮＰＮ トランジスタのＢ
Ｙ、ωを確保するプロセス条件において低濃度かつ深い
接合の逆動作ＮＰＮ）ランジスタの第１ペース領域を形
成する必要があり、Ｗｅｐｉさ０とすることができない
ためである。すなわち、第１ペース領域を埋込層に到達
させることができないため、逆動作ＮＰＮ）ランジスタ
の第１ベース領域底面のエミッタ・ベース接合容量によ
るホールの蓄積に依り高速化に限界があった。又βｕｐ
制御の上からも第１ベース領域を埋込層に到達させるこ
とが困難であった。
（発明の目的）
本発明の目的は、上記欠点を除去し、通常のバイポーラ
トランジスタの耐圧全低下させることなく Ｉ２Ｌのβ
ｕｐ及び動作速度の同上を実現する半導体装置の製造方
法全提供することにある。
トランジスタの耐圧全低下させることなく Ｉ２Ｌのβ
ｕｐ及び動作速度の同上を実現する半導体装置の製造方
法全提供することにある。
〔発明の構成）
本発明の半導体装置の製造方法は、Ｉ２Ｌ と通常のバ
イポーラトランジスタを同一半導体基板に形成した半導
体装置の製造方法において、一導電型の半導体基板の各
素子形宏領域に他の導電型の筆１埋込層を形戊する工程
と、Ｉ２Ｌ ｔ−形成する領域の前記他の導電型の第
１埋込層表面に前記第１埋込層金形成する不純物の拡散
係数より大きい拡散係数を有する不純物で他の導電型の
第２埋込層を形成する工程と、前記ＷＸｌ及びＷ、２埋
込層の形成された半導体基板上に他の導電型のエピタキ
シャル層を形成する工程と、Ｉ２Ｌのインバータトラン
ジスタの少なくとも内部ベース領域を含む領域に一２５
′Ｆ！ｉ型の第３領域を形成する工程と、前記通常のバ
イポーラトランジスタのベースψ域、Ｉ２Ｌ のインジ
ェクタ領域及び前記インバータトランジスタの外部ベー
ス領域に前記第３領域に比し高濃度かつ浅い接合の一纏
電型第４領域を同時に形成する工程と、前記インバータ
トランジスタのコレクタ領域及び前記通常のバイポーラ
トランジスタのエミッタ領域を同時に形成する工程とを
含むことを特徴として構成される。
イポーラトランジスタを同一半導体基板に形成した半導
体装置の製造方法において、一導電型の半導体基板の各
素子形宏領域に他の導電型の筆１埋込層を形戊する工程
と、Ｉ２Ｌ ｔ−形成する領域の前記他の導電型の第
１埋込層表面に前記第１埋込層金形成する不純物の拡散
係数より大きい拡散係数を有する不純物で他の導電型の
第２埋込層を形成する工程と、前記ＷＸｌ及びＷ、２埋
込層の形成された半導体基板上に他の導電型のエピタキ
シャル層を形成する工程と、Ｉ２Ｌのインバータトラン
ジスタの少なくとも内部ベース領域を含む領域に一２５
′Ｆ！ｉ型の第３領域を形成する工程と、前記通常のバ
イポーラトランジスタのベースψ域、Ｉ２Ｌ のインジ
ェクタ領域及び前記インバータトランジスタの外部ベー
ス領域に前記第３領域に比し高濃度かつ浅い接合の一纏
電型第４領域を同時に形成する工程と、前記インバータ
トランジスタのコレクタ領域及び前記通常のバイポーラ
トランジスタのエミッタ領域を同時に形成する工程とを
含むことを特徴として構成される。
（実施例）
以下本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説、明する
ために工程順に示した断面図である。
ために工程順に示した断面図である。
まず、第１図（ａ）に示すように、Ｐ型基板１にＮ＋型
不純物、例えばアンチモン（Ｓ ｂ ）ｆ：、拡散しＮ
＋型算１埋込層２を形成し、次いで第１埋込屑ヲ形成し
た不純物より拡散係数の大きい不純物、例“えばリン（
Ｐ）ｅＩ ２Ｌ部にのみイオン注入し、Ｎ型第２埋込層
３′ｔ−形成する。次に、エピタキシャル層４を成長さ
せ、該エピタキシャル４０表面よりＰ＋型不純物を拡散
し絶縁分離領域５ｔ−形成し、その後、Ｘ２Ｌ形成領域
のエピタキシャル層４０表面よりＰ型不純物例えばホウ
素ＣＢ ）ｔ−イオン注入してＰ型筒１ベース領域６を
形成する。このとき、第１ベース領域はＩ２Ｌ のイ
ンバータトランジスタの内部ベース領域を少くとも含む
ように形成される。ここで第２埋込層３は第１ベース領
域に接する様に形戊するのが望ましい。
不純物、例えばアンチモン（Ｓ ｂ ）ｆ：、拡散しＮ
＋型算１埋込層２を形成し、次いで第１埋込屑ヲ形成し
た不純物より拡散係数の大きい不純物、例“えばリン（
Ｐ）ｅＩ ２Ｌ部にのみイオン注入し、Ｎ型第２埋込層
３′ｔ−形成する。次に、エピタキシャル層４を成長さ
せ、該エピタキシャル４０表面よりＰ＋型不純物を拡散
し絶縁分離領域５ｔ−形成し、その後、Ｘ２Ｌ形成領域
のエピタキシャル層４０表面よりＰ型不純物例えばホウ
素ＣＢ ）ｔ−イオン注入してＰ型筒１ベース領域６を
形成する。このとき、第１ベース領域はＩ２Ｌ のイ
ンバータトランジスタの内部ベース領域を少くとも含む
ように形成される。ここで第２埋込層３は第１ベース領
域に接する様に形戊するのが望ましい。
次に、第１図（ｂ）に示すように、エピタキシャル層４
の表面より、第１ペース領域６に比して高濃度かつ浅＜
ｐ ｍ第２ベース領域７ｂｌ形成する。
の表面より、第１ペース領域６に比して高濃度かつ浅＜
ｐ ｍ第２ベース領域７ｂｌ形成する。
このときＰ 型インジェクタ領域７ａ及び通常のバイポ
ーラトランジスタのＰ＋型ベース領域７Ｃも同時に形成
する。
ーラトランジスタのＰ＋型ベース領域７Ｃも同時に形成
する。
次に、第１図（Ｃ）に示すように、エピタキシャル層４
の表面よりＮ＋型不純物を拡散し、Ｉ２Ｌ のエミッ
タコンタクト領域８ａ及びコレクタ領域８ｂと通常のバ
イポーラトランジスタのエミッタ領域８ｃ及びコレクタ
コンタクト領域＋３ｄｔ−同時に形成する。その後エミ
ッタ、ベース、コレクタ及びインジェクタの所定のコン
タクト開口領域の酸化１１Ｗ９ｔ−エゾチンクし、各電
極パターン１０．．１１゜１２．１３，１４，１５．１
６ｔ−形成する。
の表面よりＮ＋型不純物を拡散し、Ｉ２Ｌ のエミッ
タコンタクト領域８ａ及びコレクタ領域８ｂと通常のバ
イポーラトランジスタのエミッタ領域８ｃ及びコレクタ
コンタクト領域＋３ｄｔ−同時に形成する。その後エミ
ッタ、ベース、コレクタ及びインジェクタの所定のコン
タクト開口領域の酸化１１Ｗ９ｔ−エゾチンクし、各電
極パターン１０．．１１゜１２．１３，１４，１５．１
６ｔ−形成する。
以上により本発明の一実施例の半導体装置が完成する。
かかる本発明の実施例によれば、Ｉ２Ｌ において、第
２埋込層を形成しているため、Ｗｅｐｊが小さくなり、
ホールの蓄積が減少し動作速度が向上する。又、第２埋
込層ｔ−＠１ベース領域に接するように形成した場合に
はＷｅｐｉ＝０ となυ動作速度がさらに向上し、又
、インバータトランジスタのエミッタ注入効果も上昇す
るからβｕｐもさらに向上する。
２埋込層を形成しているため、Ｗｅｐｊが小さくなり、
ホールの蓄積が減少し動作速度が向上する。又、第２埋
込層ｔ−＠１ベース領域に接するように形成した場合に
はＷｅｐｉ＝０ となυ動作速度がさらに向上し、又
、インバータトランジスタのエミッタ注入効果も上昇す
るからβｕｐもさらに向上する。
なお、従来通りインバータトランジスタのβｕｐト通常
のバイポーラトランジスタのｈＦｌが独立に制御でき、
通常のバイポーラトランジスタの耐圧が確保できること
はいうまでもない。
のバイポーラトランジスタのｈＦｌが独立に制御でき、
通常のバイポーラトランジスタの耐圧が確保できること
はいうまでもない。
なお、本発明は上記実施例に限られることはなく、例え
ば極性を換えても同様実施効果が得られる。
ば極性を換えても同様実施効果が得られる。
（発明の効果）
以上説明したとおり、本発明によれば、Ｉ２Ｌのβｕｐ
と通常のバイポーラトランジスタのｈＦＩｌ全独立して
制御でき、通常のバイポーラトランジスタの耐圧を低下
させることな〈従来に比してβ叩及び動作速度の向上が
実現できる。
と通常のバイポーラトランジスタのｈＦＩｌ全独立して
制御でき、通常のバイポーラトランジスタの耐圧を低下
させることな〈従来に比してβ叩及び動作速度の向上が
実現できる。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めに工程類に示した断面図、′第２図は従来のＩ’Ｌと
バイポーラトランジスタの共存した集積回路の断面図、
第３Ｖは改良されたＩ２Ｌ とバイポーラトランジス
タの共存した従来の集積回路の断面図である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ＋型第１埋
込層、３・・・・・・Ｎ型第２埋込層、４・・・・・・
Ｎ型エピタキシャル層、５・・・・・・Ｐ 型絶縁分離
領域、６・・・・・・Ｐ型第１ベース領域、７ａ・・・
・・・Ｐ＋型インジェクタ領域、７ｂ・・・・・・Ｐ
型第２ベース領域、７Ｃ・・・・−Ｐｆｉペース領域、
１３ａ・・・・・・Ｎ＋型エミッタコンタクト領域、８
ｂ・・・・・・Ｎ＋型コレクタ領域、８Ｃ・・・・・・
Ｎ＋型エミッタ領域、８ｄ・・・・・・Ｎ型コレクタコ
ンタクト領域、９・・・・・・酸化膜、１０・・・・・
・インジェクタ電極ハターン、１１．１４・・・・・・
エミッタ電極パターン、１２．１５・・・・・・ベース
電極パターン、１３゜１６・・・・・・コレクタ電極パ
ターン。 第３図
めに工程類に示した断面図、′第２図は従来のＩ’Ｌと
バイポーラトランジスタの共存した集積回路の断面図、
第３Ｖは改良されたＩ２Ｌ とバイポーラトランジス
タの共存した従来の集積回路の断面図である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ＋型第１埋
込層、３・・・・・・Ｎ型第２埋込層、４・・・・・・
Ｎ型エピタキシャル層、５・・・・・・Ｐ 型絶縁分離
領域、６・・・・・・Ｐ型第１ベース領域、７ａ・・・
・・・Ｐ＋型インジェクタ領域、７ｂ・・・・・・Ｐ
型第２ベース領域、７Ｃ・・・・−Ｐｆｉペース領域、
１３ａ・・・・・・Ｎ＋型エミッタコンタクト領域、８
ｂ・・・・・・Ｎ＋型コレクタ領域、８Ｃ・・・・・・
Ｎ＋型エミッタ領域、８ｄ・・・・・・Ｎ型コレクタコ
ンタクト領域、９・・・・・・酸化膜、１０・・・・・
・インジェクタ電極ハターン、１１．１４・・・・・・
エミッタ電極パターン、１２．１５・・・・・・ベース
電極パターン、１３゜１６・・・・・・コレクタ電極パ
ターン。 第３図
Claims (2)
- （１）Ｉ＾２Ｌと通常のバイポーラトランジスタを同一
半導体基板に形成した半導体装置の製造方法において、
一導電型の半導体基板の各素子形成領域に他の導電型の
第１埋込層を形成する工程と、Ｉ＾２Ｌを形成する領域
の前記他の導電型の第１埋込層表面に前記第１埋込層を
形成する不純物の拡散係数より大きい拡散係数を有する
不純物で他の導電型の第２埋込層を形成する工程と、前
記第１及び第２埋込層の形成された半導体基板上に他の
導電型のエピタキシャル層を形成する工程と、Ｉ＾２Ｌ
のインバータトランジスタの少なくとも内部ベース領域
を含む領域に一導電型の第３領域を形成する工程と、前
記通常のバイポーラトランジスタのベース領域、Ｉ＾２
Ｌのインジェクタ領域及び前記インバータトランジスタ
の外部ベース領域に前記第３領域に比し高濃度かつ浅い
接合の一導電型第４領域を同時に形成する工程と、前記
インバータトランジスタのコレクタ領域及び前記通常の
バイポーラトランジスタのエミッタ領域を同時に形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。 - （２）第１埋込層を形成するための不純物はＳｂか又は
Ａｓであり、第２埋込層を形成するための不純物はＰで
あることを特徴とする特許請求の範囲第（１）項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189146A JPS6167255A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189146A JPS6167255A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167255A true JPS6167255A (ja) | 1986-04-07 |
| JPH0436578B2 JPH0436578B2 (ja) | 1992-06-16 |
Family
ID=16236188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189146A Granted JPS6167255A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330922A (en) * | 1989-09-25 | 1994-07-19 | Texas Instruments Incorporated | Semiconductor process for manufacturing semiconductor devices with increased operating voltages |
| US6593629B2 (en) * | 2000-12-28 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1984
- 1984-09-10 JP JP59189146A patent/JPS6167255A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330922A (en) * | 1989-09-25 | 1994-07-19 | Texas Instruments Incorporated | Semiconductor process for manufacturing semiconductor devices with increased operating voltages |
| US5408125A (en) * | 1989-09-25 | 1995-04-18 | Texas Instruments Incorporated | Semiconductor process for manufacturing semiconductor device with increased operating voltages |
| US6593629B2 (en) * | 2000-12-28 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436578B2 (ja) | 1992-06-16 |
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