JPS6168656A - バツフア記憶制御装置 - Google Patents
バツフア記憶制御装置Info
- Publication number
- JPS6168656A JPS6168656A JP60203272A JP20327285A JPS6168656A JP S6168656 A JPS6168656 A JP S6168656A JP 60203272 A JP60203272 A JP 60203272A JP 20327285 A JP20327285 A JP 20327285A JP S6168656 A JPS6168656 A JP S6168656A
- Authority
- JP
- Japan
- Prior art keywords
- address
- buffer storage
- baa
- page size
- buffer memory
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/65—Details of virtual memory and virtual address translation
- G06F2212/652—Page size control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本特許はアドレス変換対とバッファ記憶アドレスアレイ
を同時に索引するバッファ記憶制御装置に関するもので
ある。
を同時に索引するバッファ記憶制御装置に関するもので
ある。
従来、上記のような装置ではバッファ記憶の容量が増大
するにしたがってページ境界のビットまで使用している
。ビット位置２０は４にページのとぎは実アドレスであ
るが、２にページでは論理アドレスとなるため、バッフ
ァ記憶アドレスアレイのカラムにビット位置２０を使用
することにより、２にページではバッファ記憶アドレス
アレイが半分しか使えなくなるためバッファ記憶容量が
半分になるという欠点があった。
するにしたがってページ境界のビットまで使用している
。ビット位置２０は４にページのとぎは実アドレスであ
るが、２にページでは論理アドレスとなるため、バッフ
ァ記憶アドレスアレイのカラムにビット位置２０を使用
することにより、２にページではバッファ記憶アドレス
アレイが半分しか使えなくなるためバッファ記憶容量が
半分になるという欠点があった。
本発明の目的は、ページサイズが変化してもバッファ記
憶装置の容量を変えずに出来ることである。 。
憶装置の容量を変えずに出来ることである。 。
第１図は、ページサイズにより論理アドレス部のビット
２０が実アドレスになったり論理アドレスになることを
示している。第２図は、従来例を示し論理アドレスが変
換されてバッファ記憶装置アドレスを求めるアドレス生
成過程を示すブロック図である。与えられた論理アドレ
スハアドレスレジスタ２０１にセットされ、論理アドレ
スと実アドレスの対応を憶えておくアドレス変換対（以
下ＴＬＢと呼ぶ）２０２を索引し。
２０が実アドレスになったり論理アドレスになることを
示している。第２図は、従来例を示し論理アドレスが変
換されてバッファ記憶装置アドレスを求めるアドレス生
成過程を示すブロック図である。与えられた論理アドレ
スハアドレスレジスタ２０１にセットされ、論理アドレ
スと実アドレスの対応を憶えておくアドレス変換対（以
下ＴＬＢと呼ぶ）２０２を索引し。
ＩＤ部（空間番号）とＬＡ部（論理アドレス）を現在実
行中のＩＤ番号と与えられた論理アドレスの一部を比較
回路２０３ 、２０４で比較する。
行中のＩＤ番号と与えられた論理アドレスの一部を比較
回路２０３ 、２０４で比較する。
比較回路２０３の判定で一致となれば２１３のＴＬＢＯ
から同時に読み出されたＲＡ部（実アドレス）が与えら
れた論理アドレスに対する実アドレスということになる
。比較回路２０３および２０４の両方の判定が不一致と
なれば与えられた論理アドレスに対応する実アドレスが
２０２のＴＬＢＫないということになりアドレス変換動
作が起動される。
から同時に読み出されたＲＡ部（実アドレス）が与えら
れた論理アドレスに対する実アドレスということになる
。比較回路２０３および２０４の両方の判定が不一致と
なれば与えられた論理アドレスに対応する実アドレスが
２０２のＴＬＢＫないということになりアドレス変換動
作が起動される。
比較回路２０３の判定が一致のとき２１３のＴＬＢＯか
ら読み出されたＲＡ部の実アドレスが主記憶装置のデー
タがバッファ記憶装置のどこに登録されているかを憶え
ておくバッファ記憶アドレスアレイ（以下ＢＡＡと呼ぶ
）２０６から読み出されたアドレスと比較回路２０９に
より比較する。比較ＩＩ！ｌ路２０９のいずれかが一致
すれば与えられた論理アドレスの求めるデータがバッフ
ァ記憶装置にあることを示すことになる。
ら読み出されたＲＡ部の実アドレスが主記憶装置のデー
タがバッファ記憶装置のどこに登録されているかを憶え
ておくバッファ記憶アドレスアレイ（以下ＢＡＡと呼ぶ
）２０６から読み出されたアドレスと比較回路２０９に
より比較する。比較ＩＩ！ｌ路２０９のいずれかが一致
すれば与えられた論理アドレスの求めるデータがバッフ
ァ記憶装置にあることを示すことになる。
このとき、ＢＡＡの比較においてページサイズにより比
較アドレスのビット２０が、ＴＬＢのＲＡ部の出力か与
えられた論理アドレス部かのセレクト回路２０７および
２０８が必要である。さらに、２０６のＢＡＡのカラム
アドレスにビット２０を使用しているため４にページで
は６４カラム使えるが、２にページで半分の３２カラム
しか使えなくなりバッフ１記憶容量が半減する。
較アドレスのビット２０が、ＴＬＢのＲＡ部の出力か与
えられた論理アドレス部かのセレクト回路２０７および
２０８が必要である。さらに、２０６のＢＡＡのカラム
アドレスにビット２０を使用しているため４にページで
は６４カラム使えるが、２にページで半分の３２カラム
しか使えなくなりバッフ１記憶容量が半減する。
第２図のように２０２ ノＴ Ｌ Ｂと２０６ Ｂ Ａ
Ａを同時に索引し、比較結果を判定するバッファ制御
装置においては、一致判定までに要する時間がマシンサ
イクルを決定する１つの要因となっている。第２図にお
いて一番時間を要するルートは、２０２のＴＬＢのＲＡ
部の出力がセレクト回路２０７あるいは２０８を通り、
２０９あるいは２１０のＢＡＡ比較回路を通るパスであ
る。
Ａを同時に索引し、比較結果を判定するバッファ制御
装置においては、一致判定までに要する時間がマシンサ
イクルを決定する１つの要因となっている。第２図にお
いて一番時間を要するルートは、２０２のＴＬＢのＲＡ
部の出力がセレクト回路２０７あるいは２０８を通り、
２０９あるいは２１０のＢＡＡ比較回路を通るパスであ
る。
上記２つの問題を解決するために４３図の様な構成にし
た。
た。
第３図は、第２図のセレクト回路２０７および２０８を
不要にしたバッフ７制御装置のブロック図である。第２
図と異なる点は、２０６のＢＡＡのＲＯＷ数が倍となり
さらに２０７および２０８のセレクト回路がなくＢＡＡ
の比較回路３０９ 、３１０に直接３０２のＴＬＢのＲ
Ａ部のピッ）２０が入力されている。２０７および２０
８のセレクト回路の替わりに、３１５の比較回路有効性
およびカラムアドレス制御回路が増えている。これはペ
ージサイズが２にモードのときは、３０６のＢＡＡのカ
ラムを３２としＢＡＡＯ−７をすべて有効にするがペー
ジサイズが４にモードのときは、与えられた論理アドレ
スのビット２０を３０６のＢＡＡカラムアドレスの上位
ビットに使用し、３０６のＢＡＡＯ−３を使うことによ
りバッファ記憶容量を半減させないことである。言い換
えれば。
不要にしたバッフ７制御装置のブロック図である。第２
図と異なる点は、２０６のＢＡＡのＲＯＷ数が倍となり
さらに２０７および２０８のセレクト回路がなくＢＡＡ
の比較回路３０９ 、３１０に直接３０２のＴＬＢのＲ
Ａ部のピッ）２０が入力されている。２０７および２０
８のセレクト回路の替わりに、３１５の比較回路有効性
およびカラムアドレス制御回路が増えている。これはペ
ージサイズが２にモードのときは、３０６のＢＡＡのカ
ラムを３２としＢＡＡＯ−７をすべて有効にするがペー
ジサイズが４にモードのときは、与えられた論理アドレ
スのビット２０を３０６のＢＡＡカラムアドレスの上位
ビットに使用し、３０６のＢＡＡＯ−３を使うことによ
りバッファ記憶容量を半減させないことである。言い換
えれば。
ページサイズが４にモードのときは、６４カラム□４
ＲＯＷで使用し、２にモードのときは３２カラム８ Ｒ
ＯＷで使用することである。
ＲＯＷで使用し、２にモードのときは３２カラム８ Ｒ
ＯＷで使用することである。
尚、ページサイズが４にモードのとき３０２のＴＬＢの
ＲＡ部のビット２０と３０６のＢＡＡのビット２０は常
に ０ で登録される。（１でも良い。） これは、３０９および３１０の比較回路でビット２０の
比較を行っても一致するようＫするためである。
ＲＡ部のビット２０と３０６のＢＡＡのビット２０は常
に ０ で登録される。（１でも良い。） これは、３０９および３１０の比較回路でビット２０の
比較を行っても一致するようＫするためである。
本発明によれば、ページサイズが変化してもバッファ記
憶装償の容量を変えずに達成される。
憶装償の容量を変えずに達成される。
第１図は論理アドレス内のページサイズによる実アドレ
スのビット位置を示す図、第２図は従来のバッファ記憶
制御凹部のブロック図、第３図は本発明の一実施例のバ
ッファ記憶制御□□部のブロック図である。 ２０１・・・論理アドレスレジスタ。 ２０２・・・ＴＬＢＯ、Ｌ。 ２０３・・・Ｔ Ｌ １３０比較回路。 ２０４ ・Ｔ Ｌ Ｄ １ 比較回路。 ２０６・・・ＢＡＡ。 ２０９・・・ＴＬＢＯとＢ Ａ Ａ Ｏ−７の比較回路
。 ２１０・・・ＴＬＢ １とＢＡＡＯ−７の比較回路。 ２１１・・・ＢＡＡのアドレスエンコータ。 ２０７ 、２０８・・・アドレスセレクト回路。 ２１２・・・バッファ記憶装置アドレスレジスタ。
スのビット位置を示す図、第２図は従来のバッファ記憶
制御凹部のブロック図、第３図は本発明の一実施例のバ
ッファ記憶制御□□部のブロック図である。 ２０１・・・論理アドレスレジスタ。 ２０２・・・ＴＬＢＯ、Ｌ。 ２０３・・・Ｔ Ｌ １３０比較回路。 ２０４ ・Ｔ Ｌ Ｄ １ 比較回路。 ２０６・・・ＢＡＡ。 ２０９・・・ＴＬＢＯとＢ Ａ Ａ Ｏ−７の比較回路
。 ２１０・・・ＴＬＢ １とＢＡＡＯ−７の比較回路。 ２１１・・・ＢＡＡのアドレスエンコータ。 ２０７ 、２０８・・・アドレスセレクト回路。 ２１２・・・バッファ記憶装置アドレスレジスタ。
Claims (1)
- １、バッファ記憶装置を具備する情報処理装置において
、アドレス変換をすばやく行うためのアドレス変換対と
バッファ記憶装置のアドレスアレイを同時に索引する制
御装置で、仮想記憶のページサイズの変化によりバッフ
ァ記憶アドレスアレイのカラム数とＲＯＷ数を変化させ
ることを特徴とするバッファ記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203272A JPS6168656A (ja) | 1985-09-17 | 1985-09-17 | バツフア記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203272A JPS6168656A (ja) | 1985-09-17 | 1985-09-17 | バツフア記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6168656A true JPS6168656A (ja) | 1986-04-09 |
| JPS622342B2 JPS622342B2 (ja) | 1987-01-19 |
Family
ID=16471299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60203272A Granted JPS6168656A (ja) | 1985-09-17 | 1985-09-17 | バツフア記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6168656A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132241A (ja) * | 1974-09-13 | 1976-03-18 | Fujitsu Ltd | |
| JPS55157182A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Buffer memory |
-
1985
- 1985-09-17 JP JP60203272A patent/JPS6168656A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132241A (ja) * | 1974-09-13 | 1976-03-18 | Fujitsu Ltd | |
| JPS55157182A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Buffer memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622342B2 (ja) | 1987-01-19 |
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